[发明专利]在NAND存储器阵列中实现具有三值输入和二值权重的神经网络

权利要求书

1.一种非易失性存储器电路，包括：

非易失性存储器单元阵列，所述非易失性存储器单元阵列被布置为NAND串并且被配置成存储神经网络的一个或多个二值权重，每个权重存储在公共NAND串上的一对非易失性存储器单元中；和

一个或多个控制电路，所述一个或多个控制电路连接到所述非易失性存储器单元阵列，所述一个或多个控制电路被配置成：

接收用于神经网络层的一个或多个输入并且将所述一个或多个输入转换成一组电压模式中的一个或多个对应电压模式；

将所述一个或多个电压模式应用于所述非易失性存储器单元阵列，从而执行所述一个或多个输入与所述权重的阵列内乘法；

累加所述阵列内乘法的结果；以及

确定对应于第一电压模式的所述一个或多个电压模式的数量，并且基于与所述第一电压模式相对应的所述一个或多个电压模式的数量来调整所述阵列内乘法的累加结果。

2.根据权利要求1所述的非易失性存储器电路，其中：

所述一个或多个输入是三值输入；并且

所述第一电压模式对应于0三值输入值。

3.根据权利要求1所述的非易失性存储器电路，其中：

所述一个或多个输入是多个输入；并且

所述一个或多个控制电路被配置成将所述对应的多个电压模式同时应用于连接到公共位线的多个NAND串，从而执行所述一个或多个输入与存储在连接到公共位线的所述多个NAND串上的所述权重的并发阵列内乘法。

4.根据权利要求1所述的非易失性存储器电路，其中：

一个或多个控制电路被配置成将与所述一个或多个输入中的第一输入相对应的电压模式同时应用于各自连接到不同位线的多个NAND串，从而执行所述第一输入与存储在各自连接到不同位线的所述多个NAND串上的所述权重的并发阵列内乘法。

5.根据权利要求1所述的非易失性存储器电路，所述一个或多个控制电路进一步被配置成：

将所调整的累加结果转换成对应的第二组电压模式；

将所述第二组电压模式应用于所述非易失性存储器单元阵列，从而执行所调整的累加结果与所述权重的第二阵列内乘法并且累加所述第二阵列内乘法的结果；以及

确定对应于所述第一电压模式的所述第二组电压模式的数量，并且基于与所述第一电压模式相对应的所述第二电压模式的数量来调整所述第二阵列内乘法的所述累加结果。

6.一种装置，包括：

源极线；

第一位线；

多个第一字线；

第一NAND串，所述第一NAND串连接在所述源极线与所述第一位线之间，所述第一NAND串包括各自连接到第一多个所述第一字线中的对应字线的第一多个非易失性存储器单元；

第一读出放大器，所述第一读出放大器连接到所述第一位线并且被配置成响应于同时应用于所述第一多个所述第一字线的一组电压电平以确定所述第一NAND串的导通状态；

逻辑电路，所述逻辑电路连接到所述第一多个所述第一字线；和

第一计数器电路，所述第一计数器电路连接到所述第一读出放大器和所述逻辑电路，所述第一计数器电路被配置成响应于由所述第一读出放大器确定的所述导通状态以使第一计数递增，并且响应于来自指示应用于所述第一多个所述第一字线的电压电平的第一模式的所述逻辑电路的输出以改变所述第一计数的递增。

7.根据权利要求6所述的装置，其中所述第一多个非易失性存储器单元是第一对非易失性存储器单元，并且所述第一多个所述第一字线是一对第一字线。

8.根据权利要求7所述的装置，其中所述第一对非易失性存储器单元包括处于编程状态的非易失性存储器单元和处于擦除状态的存储器。

9.根据权利要求7所述的装置，其中所述电压电平的第一模式对应于将相同的电压电平应用于所述一对第一字线中的两者。

10.根据权利要求6所述的装置，其中响应于控制信号启用所述逻辑电路。