[发明专利]基于FPGA的随机性高速脉冲计数方法及其系统

权利要求书

1.一种基于FPGA的随机性高速脉冲计数方法，其特征在于：采用MCU模块和FPGA模块对随机性高速脉冲进行计数；所述MCU模块和FPGA模块通过并行总线进行数据通信，当所述MCU模块接收到上位机的计数开始命令时给所述FPGA模块一个计数开始信号，FPGA模块进行计数操作，计数值锁存在数据锁存模块中；当所述FPGA模块计数结束后，FPGA模块进行后处理操作，返回给所述MCU模块一个计数结束信号，所述MCU模块通过地址总线和数据总线将数据锁存模块中的数据读取到MCU模块中，MCU模块读取FPGA模块计数值进行数据处理，等待读取；当MCU模块接收到所述上位机的读取计数值指令时，MCU模块将处理后的数据通过通信端口返回给上位机进行数据判断；MCU模块和FPGA模块之间通过2路通信线进行开始、结束动作信号通信。

2.根据权利要求1所述基于FPGA的随机性高速脉冲计数方法，其特征在于：所述MCU模块和所述FPGA模块通过8位数据总线进行数据通信，MCU模块和FPGA模块通过2位地址总线进行地址选择，实现4组共32位数据的传输；FPGA模块进行随机脉冲采样计数，为32位二进制数据。

3.实现权利要求1所述随机性高速脉冲计数方法的系统，其特征在于：包括以下模块：

MCU模块，用于接收上位机发送的计数指令并向FPGA模块发送开始计数指令，将所述FPGA模块发送的脉冲计数值进行数据处理后发送给所述上位机；

FPGA模块，内部采用VHDL语言设计，由闸门模块、控制模块、计数模块、数据锁存模块以及后处理模块构成；

所述闸门模块，用于接收所述MCU模块发送的闸门开始信号后，开启所述计数模块使能进行脉冲计数，当到达设定的时间后，关闭计数模块使能停止计数；

所述控制模块，用于接收MCU模块发送的时间结束信号后，使能所述数据锁存模块，数据锁存模块读取计数值并将数据锁存待用；

所述计数模块，用于接收MCU模块发送的计数开始信号后，对待测脉冲进行计数，采用上升沿计数方式，闸门时间到后计数结束；

所述数据锁存模块，用于读取计数值并将数据锁存；

所述后处理模块，用于发送计数结束信号给MCU模块，通知MCU模块计数已经结束，数据已锁存，随时可以读取。