[发明专利]一种提升DDR器件测试速率的装置

说明书

本发明公开了一种提升DDR器件测试速率的装置，其特征在于，包括：软件单元、硬件单元和切换电路；软件单元：用于据系统信号可定义多个驱动沿特性将第一待写入控制信号、数据信号和地址信号的时钟频率提升一倍，获得第二待写入控制信号、数据信号和地址信号，并将所述第二待写入控制信号、数据信号和地址信号输入所述硬件单元；硬件单元：用于将第二待写入控制信号、数据信号和地址信号时钟频率提高一倍获得第三待写入控制信号、数据信号和地址信号，并将所述第三待写入控制信号、数据信号和地址信号输入所述切换电路；切换电路：用于将所述第三待写入控制信号、数据信号和地址信号写入DDR器件；再通过切换电路将DDR器件响应数据信号输出到测试系统。

技术领域

本发明涉及元器件测试领域，特别是指一种双倍速率同步动态随机存储器测试。

背景技术

由于集成电路自动测试系统(ATE)的测试速率的限制，对于时钟频率是400MHZ的双倍速率同步动态随机存储器(DDR器件)，ATE数据速率不能满足主时钟400MHz DDR器件的要求。同时由于DDR器件不能降频测试，因此必须提高ATE自动测试系统的测试频率。

发明内容

有鉴于此，本发明的目的在于提出一种软、硬件两种方式结合提高ATE 测试速率，通过硬件方式使时钟频率提高一倍，通过软件方式使时钟频率提高一倍，从100MHz提高到400MHz，满足DDR器件的测试速率。

基于上述目的，本发明提供了一种提升DDR器件测试速率的装置，包括软件单元、硬件单元和切换电路；

软件单元：用于据系统信号可定义多个驱动沿特性将第一待写入控制信号、数据信号和地址信号的时钟频率提升一倍，获得第二待写入控制信号、数据信号和地址信号，并将所述第二待写入控制信号、数据信号和地址信号输入所述硬件单元；

硬件单元：用于将第二待写入控制信号、数据信号和地址信号时钟频率提高一倍获得第三待写入控制信号、数据信号和地址信号，并将所述第三待写入控制信号、数据信号和地址信号输入所述切换电路；

切换电路：用于将所述第三待写入控制信号、数据信号和地址信号写入 DDR器件；再通过切换电路将DDR器件响应数据信号输出到测试系统。

可选的，所述测试系统为ATE测试系统，用于产生第一待写入控制信号、数据信号和地址信号并将第一待写入控制信号、数据信号和地址信号输入所述软件单元。

可选的，所述ATE测试系统用于向DDR器件、切换电路及硬件系统提供电源；所述ATE测试系统用于向切换电路提供切换控制信号。

可选的，所述硬件单元为倍频器。

可选的，所述倍频器为可编程逻辑器件FPGA。

可选的，所述倍频器为时钟倍频器。

可选的，所述倍频器有64路数字时钟信号。

可选的，所述一种提升DDR器件测试速率的装置，还包括上位机，所述上位机将倍频程序下载到倍频器中的配置PROM中。

从上面所述可以看出，本发明提供的一种提升DDR器件测试速率的装置，通过软件单元，根据系统信号可定义多个驱动沿的特性将时钟频率是 100MHz的第一待写入控制信号、数据信号和地址信号的时钟频率提高一倍获得主时钟频率是200MHz的第二待写入控制信号、数据信号和地址信号；再通过硬件单元将第二待写入控制信号、数据信号和地址信号的时钟频率提高一倍到400MHz，满足主时钟频率是400MHz的DDR器件的要求。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。