[发明专利]TBR架构的帧缓存写回方法、装置及计算机存储介质

说明书

本发明实施例公开了一种TBR架构的帧缓存写回方法、装置及计算机存储介质；该方法可以包括：按照当前图像片段帧的Tile尺寸将当前帧划分为至少一个操作Tile网格单位；其中，每个操作Tile网格单位包括至少一个子Tile网格，且每个子Tile网格包括多个Tile；按照操作Tile网格单位的划分顺序，根据各所述操作Tile网格单位内所包含的子Tile网络的数据写入状态分别确定对各所述操作Tile网格单位是否写回。

技术领域

本发明实施例涉及图形处理器(GPU，Graphics Processing Unit)技术领域，尤其涉及一种基于分块渲染(TBR，Tile Based Rendering)架构的帧缓存写回方法、装置及计算机存储介质。

背景技术

随着半导体行业的不断发展以及智能手机、平板电脑、掌上游戏机等移动设备的普及，三维图形绘制技术在嵌入式系统尤其是移动设备中得到广泛应用。三维图形渲染需要处理大量的数据，导致嵌入式GPU需要非常大的带宽和电能消耗；为了给用户带来良好的视觉体验，嵌入式GPU通常还需要能够提供更高的分辨率，这些都对嵌入式GPU功耗提出了极高的要求。目前，嵌入式GPU大多采用TBR架构，该架构将整个屏幕划分成多个较小的分块(Tile)，如图1所示，整个屏幕所显示的示例性图片被划分为9×10的Tile尺寸。在渲染过程中，GPU的每个核只对应处理一个Tile的图形数据。在进行片段后处理，例如模板测试、深度测试、混合、抖动、逻辑运算等处理时，会和GPU的片内分块缓存Tile buffer中的数据进行频繁的读写操作，如此能够降低嵌入式GPU与内存数据之间的交互，减低了功耗和处理带宽。

在TBR架构的GPU中，光栅化处理单元(ROP，Raster OPeratiuon Unit)包括深度模板测试、混合、抖动以及缓存等模块。当GPU渲染完成一个Tile的像素后，需要进行地址映射；接着通过总线将数据写回到片外的帧缓存Frame buffer。基于上述描述，在TBR架构的GPU中，写回效率会对GPU的显示帧率有极大的影响，如何设计高效的写回机制是GPU研究的重要问题之一。

发明内容

有鉴于此，本发明实施例期望提供一种TBR架构的帧缓存写回方法、装置及计算机存储介质；能够更快地进行写回操作，并且减少清除clear操作，提升了带宽性能，降低了能耗。

本发明实施例的技术方案是这样实现的：

第一方面，本发明实施例提供了一种TBR架构的帧缓存写回方法，所述方法应用于光栅化处理单元ROP内的写回模块，所述方法包括：

按照当前图像片段帧的Tile尺寸将当前帧划分为至少一个操作Tile网格单位；其中，每个操作Tile网格单位包括至少一个子Tile网格，且每个子Tile网格包括多个Tile；

按照操作Tile网格单位的划分顺序，根据各所述操作Tile网格单位内所包含的子Tile网络的数据写入状态分别确定对各所述操作Tile网格单位是否写回。

第二方面，本发明实施提供了一种TBR架构的帧缓存写回装置，所述装置应用于光栅化处理单元ROP内的写回模块，所述装置包括：划分部分以及写回部分；其中，

所述划分部分，经配置为按照当前图像片段帧的Tile尺寸将当前帧划分为至少一个操作Tile网格单位；其中，每个操作Tile网格单位包括至少一个子Tile网格，且每个子Tile网格包括多个Tile；

所述写回部分，经配置为按照所述划分部分针对操作Tile网格单位的划分顺序，根据各所述操作Tile网格单位内所包含的子Tile网络的数据写入状态分别确定对各所述操作Tile网格单位是否写回。

第三方面，本发明实施例提供了一种ROP单元内的写回模块，所述写回模块包括写回控制子模块、清除子模块和写回子模块；其中，