[发明专利]SM4加速处理器、方法和系统

权利要求书

1.一种处理器，包括：

用于存储单指令多数据SIMD数据的多个寄存器，包括第一寄存器和第二寄存器，所述第一寄存器用于存储第一源数据，所述第一源数据包括要用SM4密码算法加密的四个源数据元素，所述第二寄存器用于存储包括四个轮密钥的第二源数据，其中所述多个寄存器使用寄存器重命名来动态地分配；

解码单元，用于解码指令，所述指令具有用于指定所述第一寄存器的第一字段和用于指定所述第二寄存器的第二字段；以及

执行单元，与所述解码单元和所述多个寄存器耦合，所述执行单元用于：响应于所述指令的解码，生成结果并将所述结果存储在所述第一寄存器中，所述结果包括四个结果数据元素，所述四个结果数据元素包括由所述SM4密码算法的四个相应加密轮来加密的第一源数据。

2.如权利要求1所述的处理器，其特征在于，所述执行单元用于生成与具有用于所述相应加密轮的第一值的线性替换函数的求值相一致的四个结果数据元素的每一个结果数据元素，具有所述第一值的线性替换函数通过以下方式计算：所述第一值逻辑异或第二值，再逻辑异或第三值，再逻辑异或第四值，再逻辑异或第五值，所述第二值等于所述第一值左循环2位，所述第三值等于所述第一值左循环10位，所述第四值等于所述第一值左循环18位，所述第五值等于所述第一值左循环24位。

3.如权利要求1所述的处理器，其特征在于，所述执行单元响应于所述指令的解码，用于通过为所述相应的加密轮执行混合器替换来生成所述四个结果数据元素的每一个结果数据元素，其中，所述混合器替换包括作为非线性替换的结果的线性替换。

4.如权利要求1所述的处理器，其特征在于，所述第二源数据是128位的，并且具有：

位[31:0]中的用于加密轮i的第一轮密钥；

位[63:32]中的用于加密轮i+1的第二轮密钥；

位[95:64]中的用于加密轮i+2的第三轮密钥；以及

位[127:96]中的用于加密轮i+3的第四轮密钥。

5.如权利要求1所述的处理器，其特征在于，所述结果是128位的，并且包括：

位[31:0]中的用于加密轮i+4的第一结果数据元素；

位[63:32]中的用于加密轮i+5的第二结果数据元素；

位[95:64]中的用于加密轮i+6的第三结果数据元素；以及

位[127:96]中的用于加密轮i+7的第四结果数据元素。

6.如权利要求1所述的处理器，其特征在于，所述第一源数据包括位[31:0]中的第一数据元素、位[63:32]中的第二数据元素、位[95:64]中的第三数据元素以及位[127:96]中的第四数据元素，且其中，所述第二源数据包括位[31:0]中的第一轮密钥、位[63:32]中的第二轮密钥、位[95:64]中的第三轮密钥以及位[127:96]中的第四轮密钥，且其中，所述结果包括位[31:0]中的第一结果数据元素，所述第一结果数据元素等于所述第一数据元素逻辑异或用第一输入求值的函数的第一输出，所述第一输入等于所述第二数据元素逻辑异或所述第三数据元素，再逻辑异或所述第四数据元素，再逻辑异或所述第一轮密钥，所述第一输出等于第一值，所述第一值等于应用于所述第一输入的替换盒，再逻辑异或所述第一值左循环2位，再逻辑异或所述第一值左循环10位，再逻辑异或所述第一值左循环18位，再逻辑异或所述第一值左循环24位。