[发明专利]3D芯片封装结构及其制备方法

说明书

本发明提供一种3D芯片封装结构及其制备方法，包括：重新布线层；第一电连接结构，位于重新布线层的第一表面；第一塑封层，位于重新布线层的第一表面；第二电连接结构，位于第一塑封层的表面；第二塑封层，位于第一塑封层的表面；第二塑封层在第一塑封层的表面的正投影与第一塑封层的表面相重合；芯片，倒装键合于重新布线层的第二表面；第三电连接结构，位于重新布线层的第二表面；第三塑封层，位于重新布线层的第二表面；第三塑封层在第一塑封层的表面的正投影位于第一塑封层的表面内；金属引线层，位于第三塑封层远离重新布线层的表面；焊球凸块，位于金属引线层远离第三塑封层的表面。本发明可以降低的3D芯片封装结构边缘碎裂的风险。

技术领域

本发明涉及半导体封装技术领域，特别是涉及一种3D芯片封装结构及其制备方法。

背景技术

更低成本、更可靠、更快及更高密度的电路是集成电路封装追求的目标。在未来，集成电路封装将通过不断减小最小特征尺寸来提高各种电子元器件的集成密度。目前，先进的封装方法包括：晶圆片级芯片规模封装(Wafer Level Chip Scale Packaging，WLCSP)，扇出型晶圆级封装(Fan-Out Wafer Level Package，FOWLP)，倒装芯片(FlipChip)，叠层封装(Package on Package，POP)等等。

然而，现有的上述封装方法及上述封装方法得到的封装结构均存在成本较高、集成度不够高、无法满足小型化发展趋势的需要的问题。此外，现有的上述封装方法及上述封装方法得到的封装结构中，由于塑封芯片的塑封层的尺寸较大，使得封装结构中芯片的有效面积较小。

此外，现有的包括多层塑封层的封装结构中，相邻接的两层塑封层的尺寸不同，相邻接两层塑封层之间存在台阶，而台阶的存在会导致封装结构的边缘存在碎裂的风险。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种3D芯片封装结构及其制备方法，用于解决现有技术中的封装方法及封装结构存在成本较高、集成度不够高、无法满足小型化发展趋势的需要的问题，由于塑封芯片的塑封层的尺寸较大而导致的封装结构中芯片的有效面积较小的问题，以及现有的封装结构中相邻接两层塑封层的尺寸不同存在台阶而导致的封装结构的边缘容易碎裂的问题。

为实现上述目的及其他相关目的，本发明提供一种3D芯片封装结构，所述3D芯片封装结构包括：

重新布线层，包括相对的第一表面及第二表面；

第一电连接结构，位于所述重新布线层的第一表面，且与所述重新布线层电连接；

第一塑封层，位于所述重新布线层的第一表面，且将所述第一电连接结构塑封；

第二电连接结构，位于所述第一塑封层远离所述重新布线层的表面，且与所述第一电连接结构电连接；

第二塑封层，位于所述第一塑封层远离所述重新布线层的表面，且将所述第二电连接结构塑封；所述第二塑封层在所述第一塑封层的表面的正投影与所述第一塑封层的表面相重合；

芯片，倒装键合于所述重新布线层的第二表面，且与所述重新布线层电连接；

第三电连接结构，位于所述重新布线层的第二表面，且与所述重新布线层电连接；

第三塑封层，位于所述重新布线层的第二表面，且将所述第三电连接结构及所述芯片塑封；所述第三塑封层在所述第一塑封层的表面的正投影位于所述第一塑封层的表面内；

金属引线层，位于所述第三塑封层远离所述重新布线层的表面，且与所述第三电连接结构电连接；

焊球凸块，位于所述金属引线层远离所述第三塑封层的表面。

可选地，所述重新布线层包括：

布线介电层；