[发明专利]一种双二极管ESD保护电路

说明书

本发明提出了一种双二极管ESD保护电路，包括高端二极管、低端二极管、ESD主通路和寄生PNP三极管。所述高端二极管阳极、低端二极管阴极和寄生PNP三极管发射极与待保护电路IO相连，所述高端二极管阴极、ESD主通路正极和寄生PNP三极管基极与待保护电路VDD相连，所述低端二极管阳极、ESD主通路负极和寄生PNP三极管集电极与待保护电路GND相连。本发明通过寄生PNP三极管释放IO对GND的ESD电流，即增加了一条IO对GND的ESD电流释放路径，相比相同面积的双二极管ESD保护电路，有效地提高了电路的失效电流。

技术领域

本发明属于集成电路与半导体技术领域，涉及一种双二极管ESD保护电路，可用于集成电路中芯片级和系统级的ESD保护。

技术背景

随着科技革命的不断推进，半导体工艺和集成电路技术同样取得了巨大的进步，使得芯片面积不断减小，运算速度不断提高。然而，高集成度以及高运算速度使得集成电路和电子器件更容易受到ESD的损毁。因此，ESD是集成电路可靠性的重要组成部分。集成电路的ESD保护主要应用ESD保护电路实现。在工业界中，失效电流是ESD保护电路的重要指标。ESD保护电路分为两种，在待保护电路运算速度或频率较低的情况下，一般在待保护电路IO和GND之间挂接ESD保护模块，释放ESD电流。该电路设计简单，然而由于ESD保护模块尺寸较大，占用了大量的芯片面积，并且具有很大的寄生电容和泄漏电流，不适用于速度或频率较高电路的ESD保护。高频或高速集成电路要求其ESD保护电路具有较小的电路面积以及较低的寄生电容和泄漏电流。双二极管ESD保护电路由于其占用面积小，寄生电容和泄漏电流低等特点同样被广泛地应用于工业界中。双二极管ESD保护电路基本结构如图1所示，包括高端二极管、低端二极管和ESD主通路。其中，高端二极管用于释放待保护电路IO对VDD的ESD电流，低端二极管用于释放待保护电路GND对IO的ESD电流，ESD主通路用于释放待保护电路VDD对GND的ESD电流，待保护电路IO到GND的ESD电流通过高端二极管从IO释放至VDD，再通过ESD主通路从VDD释放至GND。双二极管ESD保护电路应用二极管的正向导通释放ESD电流，因此具有较小的电路面积、寄生电容以及泄漏电流，被广泛地应用于射频、高速和数字电路的ESD保护中。

双二极管ESD保护电路以其低泄漏电流和低寄生电容等特点备受国内外研究人员的关注。为提高双二极管ESD保护电路的失效电流，设计人员一般增加电路面积或设计具有更高失效电流的ESD主通路。此外，近年来也不断有学者提出其他的方法，例如2018年Chun-Yu Lin等人在“IEEE Transactions on Device and Materials Reliability”发表的名为“Low-C ESD Protection Design with Dual Resistor-Triggered SCRs in CMOSTechnology”的论文中，提出了一种低寄生电容的双二极管保护电路，其结构如图2所示，该保护电路应用电阻和两个高端二极管的串联代替基本电路的高端二极管，应用电阻和两个低端二极管的串联代替基本电路的低端二极管，进一步降低了电路的寄生电容。然而，对于相同的电路面积，电路的失效电流并未得到有效的提高。同时，由于增加了一个高端二极管、一个低端二极管和两个电阻，提高了电路的开启电压，不适用于低压电路的ESD保护。

发明内容

本发明的目的在于针对上述现有技术存在的不足，提出了一种双二极管ESD保护电路，用于解决现有技术中存在的失效电流较低的技术问题。

为实现上述目的，本发明采取的技术方案为：