[发明专利]前缀网络定向的加法

说明书

本公开一般涉及用于增强在集成电路上实现的加法器的技术。具体地说，可以重构由实现为接收具有第一精度的操作数的加法器执行的算术，使得一组子加法器可以对相应的操作数段执行算术。更确切地说，可以重构加法器，使得解码器可以确定用于每个子加法器的生成信号和传播信号，并且可以将生成信号和传播信号路由到前缀网络。前缀网络可以确定相应的（一个或多个）进位比特，进位比特可以进位到和/或选择在后续子加法器处的和。作为结果，集成电路可受益于实现加法所涉及的增加的效率、减少的时延和减少的资源消耗（例如，面积和/或功率），这可改进诸如在集成电路上的加密或机器学习的操作。

相关申请的交叉引用

本申请要求2018年7月12日提交的题为“Multi-Input Reduction Structure forVery Large Integers”的美国临时申请序列号No. 62/697,265的优先权和权益，其对于所有目的通过引用以其整体结合于本文中。

技术领域

本公开一般涉及集成电路，诸如现场可编程门阵列（FPGA）。更具体地说，本公开涉及执行使用集成电路的电路元件（例如，FPGA的可编程逻辑）实现的大算术运算的加法器电路。

背景技术

这部分旨在向读者介绍可与下面描述和/或要求权利的本公开的各个方面有关的技术的各个方面。该讨论被认为有助于向读者提供背景信息以促进更好地理解本公开的各个方面。因而，应该理解，这些陈述要在这个角度来阅读，而不是作为对现有技术的承认。

集成电路越来越多地执行功能，诸如对每天生活已经变得至关重要的加密。实际上，加密在许多技术领域（诸如金融交易安全性）中正变得越来越有价值。加密（以及可在集成电路上发生的许多其他操作，诸如某些乘法运算）可以使用越来越大的精度算术，在一些情况下，可涉及最终加法运算以对具有大精度的操作数求和。在一些情况下，例如，操作数的精度可以是大约数千比特。最终加法运算可以由最终加法器电路执行。然而，由于最终加法器电路可包含链接在一起的较小加法器电路以适应与对操作数求和所涉及的大精度算术，因此最终加法器电路可以表示在集成电路上实现的加密和/或乘法运算的关键路径。实际上，最终加法器可以消耗集成电路的相当大面积，消耗相当大量的功率，和/或在集成电路中产生附加时延。

附图说明

在阅读以下详细描述并参考附图时，可以更好地理解本公开的各个方面，附图中：

图1是按照实施例的用于实现算术运算的系统的框图；

图2是按照实施例的其中可以实现加法器的集成电路的框图；

图3是按照实施例的流水线加法器的框图；

图4是按照实施例的解码器电路的框图；

图5是按照实施例的将生成信号值和由图4的解码器产生的传播信号（例如，传播’信号）值的先驱映射到所得到的传播信号值的表；

图6是按照实施例的重构加法器的框图；

图7是按照实施例的流水线重构加法器的框图；

图8是按照实施例的具有前缀网络的递归重构加法器实现的最上级重构加法器的框图；

图9是按照实施例的具有前缀网络的递归重构加法器实现的第一中级重构加法器的框图；

图10是按照实施例的具有前缀网络的递归重构加法器实现的第二中级重构加法器的框图；

图11是按照实施例的具有前缀网络的递归重构加法器实现的最后级重构加法器的框图；

图12是按照实施例的重构解码器的框图；

图13是按照实施例的图12的重构解码器的多输入加法器的框图；

图14是按照实施例的重构子加法器的框图；以及