[发明专利]一种DRAM列选择驱动电路及其降低漏电的方法在审
| 申请号： | 201910508450.4 | 申请日： | 2019-06-13 |
| 公开（公告）号： | CN110211615A | 公开（公告）日： | 2019-09-06 |
| 发明（设计）人： | 杜艳强;吴君;张学渊;朱光伟 | 申请（专利权）人： | 苏州汇峰微电子有限公司 |
| 主分类号： | G11C11/4094 | 分类号： | G11C11/4094;G11C11/4074;G11C11/4078 |
| 代理公司： | 苏州广恒知识产权代理事务所(普通合伙) 32334 | 代理人： | 张利强 |
| 地址： | 215000 江苏省苏州市苏州工业园*** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 列选择 驱动电路 输出驱动电路 漏电 驱动模块 电源控制模块 电源电压 在待机模式 待机模式 电路结构 电源输入 漏电电流 选择电路 列地址 有效地 晶体管 跨压 源漏 输出 | ||
1.一种DRAM列选择驱动电路，其特征在于，包括列选择驱动模块和电源控制模块，所述的电源控制模块的输出与多个所述的列选择驱动模块的电源输入相连，其中，所述的列选择驱动模块包括相连接的列地址选择电路和输出驱动电路。
2.根据权利要求1所述的DRAM列选择驱动电路，其特征在于，所述的列地址选择电路包括NMOS链、第一PMOS晶体管、第二PMOS晶体管和第一反相器，所述的NMOS链的栅端接列选择地址的预译码信号，NMOS链的源端接地，漏端与第一PMOS晶体管和第二PMOS晶体管的漏端相连，并接到第一反相器的输入端；所述的第一PMOS晶体管的源端接电源VDD，栅端与其中一个列选择地址的预译码信号相连；所述的第二PMOS晶体管的源端接电源VDD，栅端与第一反相器的输出端相连。
3.根据权利要求2所述的DRAM列选择驱动电路，其特征在于，所述的NMOS链采用2个或2个以上的NMOS晶体管两两源漏相连构成的。
4.根据权利要求3所述的DRAM列选择驱动电路，其特征在于，所述的输出驱动电路包括第三PMOS晶体管、第一NMOS晶体管、第四PMOS晶体管和第二NMOS晶体管，所述的第三PMOS晶体管的源端接电源VDD，漏端与第一NMOS晶体管的漏端相连，并与第四PMOS晶体管和第二NMOS晶体管的栅端相连，第三PMOS晶体管的栅端与第一NMOS晶体管的栅端相连，并与第一反相器的输出相连；所述的第一NMOS晶体管的源端接外部第一电源电压vss_col；所述的第四PMOS晶体管的源端接外部第二电源电压vdd_col；所述的第二NMOS晶体管的源端接地，漏端与第四PMOS晶体管的漏端相连。
5.根据权利要求4所述的DRAM列选择驱动电路，其特征在于，所述的电源控制模块分别输出第一电源电压vss_col和第二电源电压vdd_col。
6.根据权利要求1-5之一所述的DRAM列选择驱动电路的降低漏电的方法，其特征在于，通过所述的电源控制模块对所述的列选择驱动模块的第一电源电压vss_col和第二电源电压vdd_col进行选择和控制；在正常工作模式下，所述的第一电源电压vss_col为低电平，第二电源电压vdd_col为高电平，保证列选择信号能正常工作；在待机模式下，所述的第一电源电压vss_col为高电平，第二电源电压vdd_col为低电平，使得输出驱动电路里的第三PMOS晶体管、第四PMOS晶体管、第一NMOS晶体管和第二NMOS晶体管的源漏两端跨压均为零，降低了列选择驱动电路的漏电电流。
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