[发明专利]半导体器件及其制备方法

说明书

本发明提供一种半导体器件及其制备方法，半导体器件的有源区包括依次层叠设置的阱层和掺杂层，还包括开设于掺杂层且内含栅绝缘层和栅电极的栅极沟槽；掺杂层包括多个第一掺杂区和至少一个第二掺杂区，第二掺杂区为重掺杂区；栅极沟槽位于相邻两个第一掺杂区之间，且第二掺杂区位于至少其中一个第一掺杂区靠近栅极沟槽的一侧。制备时，先在掺杂层上开设栅极沟槽，在栅极沟槽内壁覆盖栅绝缘材料，再由沟槽侧壁注入掺杂离子并退火，形成第二掺杂区，掺杂层内第二掺杂区以外部位为第一掺杂区，最后完成其他结构。该半导体器件的第二掺杂区域电阻较小，提高了栅极和源极之间的导通电流，增加了器件的开关特性，也能减少器件关闭时GIDL漏电。

技术领域

本发明涉及半导体技术领域，具体而言，涉及一种半导体器件及其制备方法。

背景技术

目前，MOSFET(金属-氧化物半导体场效应晶体管)是半导体制造工艺中最常用的器件。例如，在现代存储工艺结构中，DRAM最小存储单元由一个MOSFET和一个存储电容组成，如图1所示。

现有的存储单元为达到最大的集成化，通常在制作存储单元中MOSFET时使用沟槽型MOSFET，如图2所示。沟槽型MOSFET为了防止器件在关闭状态下GIDL(栅感应漏极漏电流)漏电过大，往往把与存储电容或位线接触区域的电阻设计的较大，然而较大的电阻意味着器件在启动状态下电流较小，开关特性不佳。

需要说明的是，在上述背景技术部分发明的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本发明的目的在于提供一种半导体器件及其制备方法，解决现有半导体器件导通电流过小的问题。

根据本发明的一个方面，提供一种半导体器件，包括衬底，以及在所述衬底上划分的有源区和隔离区，所述有源区包括：

阱层，设于所述衬底上，

掺杂层，设于所述阱层上，包括多个第一掺杂区和至少一个第二掺杂区，所述第一掺杂区和第二掺杂区的掺杂离子均为N掺杂离子或P掺杂离子，且所述第二掺杂区为重掺杂区；

栅极沟槽，开设于所述掺杂层并沿所述半导体器件厚度方向延伸至所述阱层的一部分；所述栅极沟槽位于相邻两个所述第一掺杂区之间，且所述第二掺杂区位于至少其中一个所述第一掺杂区靠近所述栅极沟槽的一侧；

栅绝缘层，设于所述栅极沟槽内；

栅电极，设于所述栅极沟槽内底部，且位于所述栅绝缘层内部。

在本发明的一种示例性实施例中，所述阱层为P阱层，所述第一掺杂区和第二掺杂区的掺杂离子均为N掺杂离子。

在本发明的一种示例性实施例中，所述第一掺杂区内的掺杂离子浓度向靠近所述阱层方向逐渐减小。

在本发明的一种示例性实施例中，所述第二掺杂区的N掺杂离子包括磷、砷和锑中至少一种，所述N掺杂离子的含量不小于1×e¹⁵cm^-2。

在本发明的一种示例性实施例中，在所述半导体器件厚度方向上，所述第二掺杂区的底部边缘不低于所述栅电极的顶部。

在本发明的一种示例性实施例中，所述第二掺杂区在垂直于所述栅极沟槽侧壁方向的厚度为3～5nm。

根据本发明的另一个方面，提供一种半导体器件的制备方法，包括：

提供一衬底，并在所述衬底上依次形成层叠设置的阱层和掺杂层，并形成有源区和隔离区；

在所述有源区内的掺杂层上开设栅极沟槽，所述栅极沟槽沿所述半导体器件厚度方向延伸至所述阱层的一部分；在所述栅极沟槽内壁覆盖栅绝缘材料，在所述栅绝缘材料围成的区域底部形成栅电极；