[发明专利]一种两位、三位的近似加法器和一种近似加法器

说明书

本申请公开了一种近似加法器、两位的近似加法器和三位的近似加法器，属于集成电路技术领域，通过降低计算精度来实现集成电路可观的节能。由于近似加法器可以在循环累加的过程中对计算的错误进行补偿，不但可使加法器的功耗更低，更使得近似加法器的计算更准确。

技术领域

本发明属于集成电路技术领域，具体涉及一种两位、三位的近似加法器和一种近似加法器。

背景技术

目前在集成电路中采用近似计算已成为一种有前途的范例，目的在于通过降低计算精度来实现集成电路可观的节能，尤其在移动通讯的应用中需要采用超低功耗的嵌入式集成电路(ICs)。传统数字集成电路设计的100％的计算精确度结果在一些实际应用中是不必要的，例如人眼无法识别小的计算误差的图像处理。在新兴的应用中也有类似的情况，例如存在内在错误恢复机制的机器学习和物联网(IoT)等发领域，其中产生的计算误差可以在不同的传感器之间得到补偿。特别是在通信领域，在进行信号处理的过程中，由于噪声等因素的存在使错误的发生变得不可避免。因此，可采用近似计算来引入计算精度作为一个新的设计参数去改善集成电路的延时和功耗等性能，在不会造成结果质量严重损失的前提下，放宽对输出结果的精度要求。

加法器被广泛地应用于加法和循环累加，它们通常是总功耗的主要贡献者。在现有技术中近似加法器中，一种是为了实现更高的计算速度为目的，而并未考虑功耗的问题，例如猜测加法器，分段加法器和进位选择加法器等；另一种是降低功耗并同时提高性能，例如ETA和LOA。这些近似加法器为了通过近似计算保持令人满意的精度，通常被分为最低有效位(LSBs)的近似部分和最高有效位(MSBs)的精确部分，然而在进行多数字加法计算时，都没有考虑到如何消除计算错误的问题。

发明内容

本发明提供一种两位、三位的近似加法器和一种近似加法器，可在循环累加时对计算结果的错误进行补偿。

根据第一方面，一种实施例中提供一种两位的近似加法器，包括：

进位输入端；

具有高位和低位的被加数输入端；

具有高位和低位的加数输入端；

高位和低位的加法输出端；

进位输出端；

第一加法单元，用于当进位输入端为0时，将被加数输入端的低位和加数输入端的低位进行异或运算后输出给加法输出端的低位，将被加数输入端的高位和加数输入端的高位进行异或运算后输出给加法输出端的高位，以及将被加数输入端的高位、加数输入端的高位进行与运算后输出给进位输出端；

第二加法单元，用于当进位输入端为1时，将被加数输入端的低位和加数输入端的低位进行同或运算后输出给加法输出端的低位，将被加数输入端的高位和加数输入端的高位进行同或运算后输出给加法输出端的高位，以及将被加数输入端的高位、加数输入端的高位进行或运算后输出给进位输出端。

进一步，所述第一加法单元包括：

两个异或运算器，其中一个异或运算器的两个输入端分别与被加数输入端的低位、加数输入端的低位连接，该异或运算器的输出端与加法输出端的低位连接；另一个异或运算器的两个输入端分别与被加数输入端的高位、加数输入端的高位连接，该另一个异或运算器的输出端与加法输出端的高位连接；

与运算器，所述与运算器的两个输入端分别与被加数输入端的高位、加数输入端的高位连接，所述与运算器的输出端与进位输出端连接。

进一步，所述第二加法单元包括：

两个同或运算器，其中一个同或运算器的两个输入端分别与被加数输入端的低位、加数输入端的低位连接，该同或运算器的输出端与加法输出端的低位连接；另一个同或运算器的两个输入端分别与被加数输入端的高位、加数输入端的高位连接，该另一个同或运算器的输出端与加法输出端的高位连接；