[发明专利]指令执行方法及指令执行装置

说明书

一种指令执行方法，适用于以一处理器执行，处理器包括寄存器别名表(Register Alias Table，RAT)及保留站(Reservation Station)，指令执行方法包含：藉由该寄存器别名表分别接收第一微指令及第二微指令，该寄存器别名表分别传送该第一微指令及该第二微指令至该保留站中；以及藉由该保留站依据该第一微指令的第一特定消息，为该第一微指令指定多个执行单元之一以执行该第一微指令，且依据该第二微指令的第二特定消息，为该第二微指令指定所述多个执行单元之一以执行该第二微指令；其中，当该保留站判断为该第一微指令及该第二微指令指定的执行单元相同时，则该保留站标示该第二微指令相关于该第一微指令。

技术领域

本发明是关于一种指令执行的机制，特别是关于一种指令执行方法及一种指令执行装置。

背景技术

一般而言，处理器的执行单元在处理指令时，假设程序代码中的后者指令需要前者指令的数据，才能做运算，即，后者指令的源操作数(source operand)与前者指令的目的操作数(destination operand)相同，此表示前者指令与后者指令之间具有数据相关性(data dependency)。此外，当前者指令与后者指令被派遣至同一个执行单元执行时，由于此两者指令使用的是同一个硬件资源，此表示前者指令与后者指令之间具有结构相关性(structure dependency)。

在指令之间存在结构相关性时，由于处理器的执行单元是以乱序执行指令(out-of-order execution)，当在程序代码中，两者指令具有先后关系时，执行单元可能因为乱序执行，而先执行程序代码中的后者指令，再执行前者指令，传统的方法是应用再利用重排缓冲器(reorder buffer，ROB)将各指令的执行结果重新排序，再确保各指令的按次序退出(retire)。

然而，由于此种方式需要将各指令的执行结果重新排序，再确保各指令的按次序退出，故此方式会使执行单元在执行多个需要运算时间较长的指令(例如浮点运算指令)，且当这些指令之间具有结构相关性时，则需要花费较大的延迟时间。

因此，如何基于目前处理器的架构，有效的扩展处理器的处理效能，在指令之间具有结构相关性时，减少执行单元的执行此些指令所需的延迟时间，已成为本领域需解决的问题之一。

发明内容

根据本揭示文件的一实施方式提出一种指令执行方法，适用于以一处理器执行，处理器包括一寄存器别名表(Register Alias Table，RAT)及一保留站(ReservationStation)，指令执行方法包含：藉由该寄存器别名表分别接收一第一微指令及一第二微指令，该寄存器别名表分别传送该第一微指令及该第二微指令至该保留站中；以及藉由该保留站依据该第一微指令的一第一特定消息，为该第一微指令指定多个执行单元之一以执行该第一微指令，且依据该第二微指令的一第二特定消息，为该第二微指令指定所述多个执行单元之一以执行该第二微指令；其中，当该保留站判断为该第一微指令及该第二微指令指定的执行单元相同时，则该保留站标示该第二微指令相关于该第一微指令。

根据本揭示文件的另一实施方式提出一种指令执行装置，包含：一寄存器别名表及一保留站。寄存器别名表接收一第一微指令及一第二微指令，该寄存器别名表分别传送该第一微指令及该第二微指令至该保留站中；其中，藉由该保留站依据该第一微指令的一第一特定消息，为该第一微指令指定多个执行单元之一以执行该第一微指令，且依据该第二微指令的一第二特定消息，为该第二微指令指定所述多个执行单元之一以执行该第二微指令；其中，当该保留站判断为该第一微指令及该第二微指令指定的执行单元相同时，则该保留站标示该第二微指令相关于该第一微指令。