[发明专利]半导体装置的制造方法及半导体装置在审
申请号: | 201910540917.3 | 申请日: | 2019-06-21 |
公开(公告)号: | CN110875246A | 公开(公告)日: | 2020-03-10 |
发明(设计)人: | 下沢慎 | 申请(专利权)人: | 富士电机株式会社 |
主分类号: | H01L21/768 | 分类号: | H01L21/768;H01L21/331;H01L23/538;H01L29/739 |
代理公司: | 北京铭硕知识产权代理有限公司 11286 | 代理人: | 张欣;金玉兰 |
地址: | 日本神奈*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 半导体 装置 制造 方法 | ||
1.一种半导体装置的制造方法,其特征在于,包括:
第1工序,在第1导电型的第1半导体层的一个表面形成栅极绝缘膜;
第2工序,在所述第1半导体层的所述一个表面的表面层形成第2导电型的第2半导体层;
第3工序,在所述栅极绝缘膜上选择性地形成栅电极;
第4工序,选择性地除去所述栅极绝缘膜;
第5工序,通过在氧气氛中进行热处理,从而在所述第2半导体层的表面形成热氧化膜;
第6工序,在所述第2半导体层的表面层选择性地形成第1导电型的第3半导体层;
第7工序,在所述热氧化膜上形成层间绝缘膜;
第8工序,将所述热氧化膜和所述层间绝缘膜选择性地开口而形成接触孔;
第9工序,在所述接触孔中形成覆盖所述接触孔的势垒金属;
第10工序,通过使用了金属卤化物的CVD法在所述势垒金属内埋入金属插塞;以及
第11工序,形成介由所述势垒金属和所述金属插塞而与所述第3半导体层和所述第2半导体层电连接的第1电极。
2.根据权利要求1所述的半导体装置的制造方法,其特征在于,在所述第1工序之前包括在所述第1半导体层的所述一个表面形成沟槽的第12工序,
在所述第1工序中,在所述第1半导体层的所述一个表面和所述沟槽内形成栅极绝缘膜,
在所述第3工序中,在所述沟槽内形成栅电极,
在所述第4工序中,选择性地除去所述第1半导体层的所述一个表面的所述栅极绝缘膜。
3.根据权利要求1或2所述的半导体装置的制造方法,其特征在于,在进行所述第3工序之后紧接着进行所述第6工序或在进行所述第5工序之后紧接着进行所述第6工序。
4.根据权利要求1~3中任一项所述的半导体装置的制造方法,其特征在于,在所述第5工序中,将所述热氧化膜形成得比所述栅极绝缘膜薄。
5.根据权利要求1~4中任一项所述的半导体装置的制造方法,其特征在于,在所述第7工序中,利用HTO膜、BPSG膜或者HTO膜与BPSG膜的层叠结构形成所述层间绝缘膜。
6.根据权利要求1~5中任一项所述的半导体装置的制造方法,其特征在于,在所述第10工序中,通过使用了WF6、WCl6、MoF6、MoCl6中的至少一个金属卤化物的CVD法在所述势垒金属内埋入金属插塞。
7.根据权利要求1~6中任一项所述的半导体装置的制造方法,其特征在于,所述第5工序中的所述热氧化膜的膜厚为200nm以下,
所述第6工序中的所述第3半导体层是通过注入磷(P)而形成的。
8.根据权利要求1~6中任一项所述的半导体装置的制造方法,其特征在于,所述第5工序中的所述热氧化膜的膜厚为50nm以下,
所述第6工序中的所述第3半导体层是通过注入砷(As)而形成的。
9.根据权利要求1~8中任一项所述的半导体装置的制造方法,其特征在于,所述半导体装置的制造方法包括:
第13工序,在所述第1半导体层的与所述一个表面不同的另一个表面形成第2导电型的第4半导体层;以及
第14工序,形成与所述第4半导体层电连接的第2电极。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造