[发明专利]一种CPU、一种电子设备以及一种CPU缓存控制方法有效
| 申请号： | 201910555011.9 | 申请日： | 2019-06-25 |
| 公开（公告）号： | CN110399314B | 公开（公告）日： | 2021-10-15 |
| 发明（设计）人： | 李拓 | 申请（专利权）人： | 苏州浪潮智能科技有限公司 |
| 主分类号： | G06F12/0862 | 分类号： | G06F12/0862;G06F12/0893;G06F13/16 |
| 代理公司： | 北京集佳知识产权代理有限公司 11227 | 代理人： | 郄晨芳 |
| 地址： | 215100 江苏省苏州市吴*** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 一种 cpu 电子设备 以及 缓存 控制 方法 | ||
1.一种CPU，包括CPU本体，其特征在于，还包括：
用于与所述CPU本体的第一处理器互联接口可拆卸连接的第二处理器互联接口；
与所述第二处理器互联接口相连，用于提供总线协议的总线协议模块；
与所述总线协议模块相连，用于控制读写操作的缓存读写控制模块；
与所述缓存读写控制模块相连，用于缓存数据信息的缓存存储器。
2.根据权利要求1所述的CPU，其特征在于，进一步包括：
与所述总线协议模块相连，用于根据程序访问的局部性原则预先从所述CPU本体的内存中获取预测数据信息，并将所述预测数据信息缓存至所述缓存存储器中的预读模块。
3.根据权利要求1所述的CPU，其特征在于，所述缓存存储器具体为FLASH。
4.根据权利要求1所述的CPU，其特征在于，所述第一处理器互联接口和所述第二处理器互联接口具体为PCIE接口。
5.根据权利要求1所述的CPU，其特征在于，所述总线协议模块具体为包括传输协议和缓存协议的定制化总线协议模块。
6.根据权利要求1所述的CPU，其特征在于，所述CPU本体具体为intel或AMD。
7.一种电子设备，包括电子设备本体，其特征在于，还包括如权利要求1至6任一项所述的CPU。
8.一种CPU缓存控制方法，应用于如权利要求1至6任一项所述的CPU，其特征在于，包括：
接收操作请求；
当所述操作请求为缓存请求时，根据预设的地址映射关系将所述缓存请求对应的数据信息缓存至缓存存储器；
当所述操作请求为读写请求时，根据预设的地址映射关系从所述缓存存储器中获取与所述缓存请求对应的数据信息进行读写操作。
9.根据权利要求8所述的CPU缓存控制方法，其特征在于，进一步包括：
根据程序访问的局部性原则预先从CPU本体的内存中获取预测数据信息，并将所述预测数据信息缓存至所述缓存存储器中。
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