[发明专利]基于SIP技术的雷达信号处理电路、封装及实现方法

权利要求书

1.一种基于SIP技术的雷达信号处理电路，包含信号预处理数据接收模块、信号处理模块、时钟配置模块三大模块；其特征在于；

所述信号预处理数据接收模块，包括1片FPGA芯片(34)和与其通过SPI总线连接的1片程序加载FLASH芯片(13)；

所述信号预处理数据接收模块，用于接收脉压处理后的数据，将脉压处理后的数据输入到信号预处理数据接收模块，信号预处理数据接收模块中的FPGA芯片(34)将脉压处理后的数据均分为4份后，分别传输到信号处理模块中的每片DSP芯片中；

所述信号处理模块，包括位于FPGA芯片(34)四周的4片DSP芯片，4片DSP芯片中的2片DSP芯片(12)、(19)位于FPGA芯片(34)左侧同列，通过PCIE高速串行总线接口相连，4片DSP芯片中的2片DSP芯片(3)、(20)位于FPGA芯片(34)右侧同列，通过PCIE高速串行总线接口相连，4片DSP芯片中的2片DSP芯片(3)、(12)位于FPGA芯片(34)上侧同行，通过SRIO高速串行总线接口相连，4片DSP芯片中的2片DSP芯片(19)、(20)位于FPGA芯片(34)下侧同行，通过SRIO高速串行总线接口相连，4片DSP芯片的每片DSP芯片通过SPI总线连接4片DDR3芯片和1片FLASH程序加载芯片；

所述信号处理模块，用于进行动目标显示处理，在信号处理模块中将两个一次延迟杂波对消器级联组成二次对消器，对4片DSP芯片中的脉压处理后的数据同时进行双延迟对消处理，得到动目标显示处理后的时域信号序列，进行动目标检测处理，在信号处理模块中，采用动目标检测方法，4片DSP芯片通过由一系列窄带梳齿状滤波器组成多普勒滤波器组，抑制动目标显示处理后的时域信号序列中的动杂波，得到动目标检测处理后的频域信号序列，进行二维恒虚警处理，在信号处理模块中，采用二维恒虚警处理方法，对动目标检测处理后的频域信号序列做单元均值恒虚警处理，得到二维恒虚警处理后的频域信号序列，进行目标凝聚处理，在信号处理模块中，采用二维恒虚警处理方法，对动目标检测处理后的频域信号序列做单元均值恒虚警处理，得到二维恒虚警处理后的频域信号序列，回传目标一维数组，信号处理模块中的4片DSP芯片将目标凝聚处理后的目标一维数组传输到信号预处理数据接收模块的FPGA芯片中；

所述时钟配置模块，包括5片时钟配置芯片，每个时钟配置芯片连接1片FPGA或1片DSP，用于配置DSP芯片和FPGA芯片时钟。

2.根据权利要求1中所述的基于SIP技术的雷达信号处理电路，其特征在于，所述的4片DSP芯片均采用多核浮点FT-M6678芯片。

3.根据权利要求1中所述的基于SIP技术的雷达信号处理电路，其特征在于，所述的16片数据存储芯片均采用SM4J256M16M的数据存储芯片。

4.根据权利要求1中所述的基于SIP技术的雷达信号处理电路，其特征在于，所述的5片程序加载芯片均采用SM25QU256MX的程序加载芯片。

5.一种基于SIP技术的雷达信号处理电路封装，采用系统级封装，对外封装形式为焊球阵列封装BGA，外壳为金属外壳，内部的电路基板为多层高密度带腔陶瓷电路基板，多层高密度带腔陶瓷电路基板的上表面设有焊盘(29)，用于连接各功能芯片的裸芯片的引脚，基板上的内埋线路用于实现各焊盘间的电气连接，其特征在于，所述多层高密度带腔陶瓷电路基板为长方形(36)，长方形基板的中间部分设有长宽相互对称的无顶长方形空腔(35)，用于放置高度较高的裸芯片，将长方形空腔的底面称为第二层，将除去空腔的基板的上表面称为第一层，在基板第一层上安装和焊接时钟配置模块，在基板第二层上安装和焊接有信号预处理数据接收模块和信号处理模块。