[发明专利]一种加速度计、环境传感器的集成芯片及其制造方法在审
申请号: | 201910562061.X | 申请日: | 2019-06-26 |
公开(公告)号: | CN110346602A | 公开(公告)日: | 2019-10-18 |
发明(设计)人: | 李向光;付博;方华斌 | 申请(专利权)人: | 歌尔股份有限公司 |
主分类号: | G01P15/12 | 分类号: | G01P15/12;G01P1/00 |
代理公司: | 北京博雅睿泉专利代理事务所(特殊普通合伙) 11442 | 代理人: | 王昭智 |
地址: | 261031 山东省*** | 国省代码: | 山东;37 |
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摘要: | |||
搜索关键词: | 压敏电阻 质量块 环境传感器 加速度计 敏感膜 悬臂梁 集成芯片 形变 加速度影响 电子器件 环境变化 芯片占用 检测 支撑 配置 芯片 覆盖 制造 | ||
1.一种加速度计、环境传感器的集成芯片,其特征在于:包括支撑部,以及通过悬臂梁连接在所述支撑部上的质量块;在所述悬臂梁上设置有第一压敏电阻;所述第一压敏电阻被配置为检测质量块在受到加速度影响时悬臂梁的形变程度;
所述质量块上具有凹槽;还包括设置在质量块上且覆盖所述凹槽的敏感膜;所述敏感膜对环境敏感;在所述敏感膜上设置有第二压敏电阻;所述第二压敏电阻被配置为检测敏感膜受到环境变化发生形变的程度。
2.根据权利要求1所述的集成芯片,其特征在于:所述悬臂梁设置有多个,分布在质量块的周向上;每个悬臂梁上对应至少一个第一压敏电阻;多个第一压敏电阻构成惠斯通电桥。
3.根据权利要求1所述的集成芯片,其特征在于:所述第二压敏电阻设置有多个,均匀分布在敏感膜上,该多个第二压敏电阻构成惠斯通电桥。
4.根据权利要求1所述的集成芯片,其特征在于:所述第一压敏电阻设置在悬臂梁与支撑部连接的位置,所述第一压敏电阻的一部分位于悬臂梁位置,另一部分位于支撑部上。
5.根据权利要求1所述的集成芯片,其特征在于:所述第二压敏电阻的一部分设置在敏感膜上对应凹槽的位置,另一部分设置在敏感膜上对应质量块的位置。
6.根据权利要求1所述的集成芯片,其特征在于:所述悬臂梁与敏感膜采用相同的材质,且通过相同的工艺制造。
7.根据权利要求1所述的集成芯片,其特征在于:所述敏感膜对压力敏感,所述敏感膜与凹槽围成的腔体为真空腔。
8.根据权利要求1所述的集成芯片,其特征在于:还包括衬底,所述支撑部的底端连接在所述衬底上,并与衬底围成了用于容纳质量块的空间。
9.一种根据权利要求1至8任一项所述集成芯片的制造方法,其特征在于,包括以下步骤:
在第一晶圆上通过刻蚀形成凹槽;
将第二晶圆键合在第一晶圆上且覆盖所述凹槽;
研磨第二晶圆至预定的厚度,形成薄膜;
在薄膜上相应的位置通过离子注入的方式形成第一压敏电阻、第二压敏电阻;
对薄膜相应的位置进行刻蚀,形成悬臂梁和敏感膜;
对第一晶圆的背面进行刻蚀,从而形成位于中部的质量块,位于质量块外侧的支撑部,并将质量块、悬臂梁释放。
10.根据权利要求9所述的制造方法,其特征在于,在形成质量块、支撑部之后,还包括将支撑部键合在衬底上的步骤。
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