[发明专利]基于FPGA与DSP架构的数字电路测试装置及方法有效
申请号: | 201910565651.8 | 申请日: | 2019-06-27 |
公开(公告)号: | CN110196391B | 公开(公告)日: | 2022-04-22 |
发明(设计)人: | 关帅;曹彪;李有池;张君利 | 申请(专利权)人: | 中国兵器工业集团第二一四研究所苏州研发中心 |
主分类号: | G01R31/317 | 分类号: | G01R31/317;G05B19/042 |
代理公司: | 南京纵横知识产权代理有限公司 32224 | 代理人: | 耿英;董建林 |
地址: | 215163 江*** | 国省代码: | 江苏;32 |
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摘要: | |||
搜索关键词: | 基于 fpga dsp 架构 数字电路 测试 装置 方法 | ||
1.一种基于FPGA与DSP架构的数字电路测试装置的测试方法,其特征是,所述基于FPGA与DSP架构的数字电路测试装置包括共用电源和时钟模块的DSP与FPGA;FPGA和DSP之间对应连接有控制线、数据线和地址线;以DSP为主控芯片,FPGA为从控制芯片;
FPGA和DSP分别通过一在线调试程序下载口下载调试程序;FPGA程序并行执行,对其所连接的多个外设同步测试;
FPGA经异步串行通信模块通过USB转串口连入上位机;
FPGA通过I2C通信模块和/或I/O控制模块连接外设;
所述测试方法,包括以下步骤:
步骤1,上电启动后,DSP首先完成发送数据的相关配置,然后发送数据到FPGA,在地址线、数据线和控制线上形成方波,所述DSP发送到FPGA的数据为高低间隔的重复方波;FPGA收到数据后,基于重复方波的高低间隔判断是否接收到正确的方波,根据接收到的信息给出相关的指示状态;其中,所述判断为:当所述重复方波任何一位上不能够在相邻两次采样得到0和1两个采样值,则该位异常;
FPGA等待DSP数据的同时,FPGA对异步串行通信接口所连接的设备、I2C接口所连接的存储设备同步测试;
步骤2,在DSP完成发送数据后进行配置切换并延时等待,将DSP配置成接收状态,等待FPGA发送的数据;
步骤3,FPGA 向DSP发送数据,DSP接收数据完成主从通信,给出接收是否成功的指示。
2.根据权利要求1所述的基于FPGA与DSP架构的数字电路测试装置的测试方法,其特征是,异步串行通信接口所连接的设备的测试数据由上位机发送,存储设备由FPGA软件设置发送指定的数据内容,这两种设备接收数据后再将接收到的数据反馈到FPGA,FPGA再分别由不同的异步串行通道发送这两份数据至上位机,由上位机检查发送和接收到的两份数据是否一致,判断相关设备是否正常。
3.根据权利要求1所述的基于FPGA与DSP架构的数字电路测试装置的测试方法,其特征是,延时等待时间由FPGA工作频率和测试其他与FPGA连接的外部设备需要的时间综合确定。
4.根据权利要求1所述的基于FPGA与DSP架构的数字电路测试装置的测试方法,其特征是,DSP程序顺序执行,对其所连接的多个外设逐个测试。
5.根据权利要求1所述的基于FPGA与DSP架构的数字电路测试装置的测试方法,其特征是,DSP的具体流程包括读模式和写模式:
写模式时,进行写模式配置,配置写数据的位数、写的内容和写的频率,配置完成后进行写操作;
相邻两次写分别是0和1,形成方波,经第一延时等待写完成,进行GPIO功能测试,将GPIO置高电平,再经第二延时后将GPIO置低,使GPIO端口形成方波输出;经第三延时后判断继续进行测试循环还是结束循环,结束循环即在等待FPGA的反馈数据;结束循环DSP进入读模式,等待读入FPGA反馈的数据;FPGA反馈的数据的读入流程同DSP发送数据的写模式配置同理,最后DSP输出测试结果,结束测试。
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