[发明专利]一种硬件原理图自动化集成排序方法和装置

说明书

本发明公开了一种硬件原理图自动化集成排序方法，包括以下步骤：依次获取若干个硬件原理图模块；读取硬件原理图模块属性信息；逐一修改每个模块包含的电路原理图文档名与页码变量。本发明解决现行电路设计项目开发往往需要一一汇入堆叠集成硬件模块电路原理图，再依序逐手动集成与重新排序各原理图后，才能进行后续电路优化设计工程需要花费大量时间的问题，本发明自动实现多硬件模块的电路原理图堆叠集成与重新排序，并输出需求项目原理图集成，节省开发人员疏理、排序与集成相关硬件模块电路大量花费时间。

技术领域

本发明涉及电路设计技术领域，尤其是一种硬件原理图自动化集成排序方法和装置。

背景技术

本发明涉及电路设计自动化(EDA)技术领域中一种面向电路设计之原理图自动化集成排序的方法。历经数十年电子业发展与演进，由传统手动电路布局(Layout)进阶至自动化电路设计布局(EDA)软件工具陆续被开发出来应用，而现行最通用的电路设计布局软件CadenceAllegro可提供开发人员设计布局硬件电路原理图(*.CSA)，同时亦提供汇入其它硬件模块之电路原理图功能进行手动集成。

现行电子产品项目硬件设计往往开发人员需要调用与堆叠集成硬件模块电路原理图，每当汇入其它硬件模块电路原理图至电路布局软件工具(CadenceAllegro)进行本地端集成时皆会造成电路原理图之页码排序错乱或重复冲突，而现有技术方案需要开发人员使用EDA软件工具手动重新排序各集成硬件模块之每一页原理图。

现今每项电子产品皆由许多硬件模块集成产生，而每一硬件模块又包含许多页电路原理图集成，因此手动重新排序每页电路原理图十分耗费时间。

发明内容

本发明的目的是提供一种硬件原理图自动化集成排序方法和装置，解决现有技术中通过人工对电路原理图集成、梳理，容易出错和耗费时间的技术问题。

为实现上述目的，本发明采用下述技术方案：

本发明第一方面提供了一种硬件原理图自动化集成排序方法，包括以下步骤：

依次获取若干个硬件原理图模块；

读取硬件原理图模块属性信息；

逐一修改每个模块包含的电路原理图文档名与页码变量。

结合第一方面，在第一方面第一种可能的实现方式中，所述依次获取若干个硬件原理图模块，具体包括：

依次将通用电路设计布局工具软件输出硬件电路原理图模块输入至集成单元中。

结合第一方面，在第一方面第二种可能的实现方式中，所述读取硬件原理图模块属性信息，具体包括：

集成单元获取输入的硬件原理图模块的输入次序、硬件原理图模块包括的电路原理图文档名、硬件原理图模块的存放路径。

结合第一方面，在第一方面第三种可能的实现方式中，所述逐一修改每个模块包含的电路原理图文档名与页码变量，具体包括：

读取硬件原理图模块的次序；

按次序根据硬件原理图模块的存放路径读取模块包含的电路原理图；

将依次读取的电路原理图统一修改文档名和页码变量。

结合第一方面，在第一方面第四种可能的实现方式中，所述将依次读取的电路原理图统一修改文档名和页码变量步骤之后，还包括：

打包修改完文档名和页码变量的电路原理图后输出。

本发明第二方面提供了一种硬件原理图自动化集成排序装置，其特征是，包括：

硬件原理图导入模块，依次获取若干个硬件原理图模块；

属性读取模块，读取硬件原理图模块属性信息；