[发明专利]基于选择性外延生长的III-V族材料的器件

说明书

第一基于III‑V族材料的缓冲层被沉积在硅衬底上。第二基于III‑V族材料的缓冲层被沉积到第一基于III‑V族材料的缓冲层上。基于III‑V族材料的器件沟道层被沉积在第二基于III‑V族材料的缓冲层上。

本申请为分案申请，其原申请是2015年11月27日进入中国国家阶段、国际申请日为2013年6月28日的国际专利申请PCT/US2013/048743，该原申请的中国国家申请号是201380076968.6，发明名称为“基于选择性外延生长的III-V族材料的器件”。

技术领域

本文所述的实施例涉及电子器件制造的领域，更具体而言，涉及基于III-V族材料的器件的制造。

背景技术

通常，当诸如III-V族材料之类的新型材料生长在硅(“Si”)衬底上时，由于晶格失配而产生缺陷。此缺陷可以减小III-V族材料中的载流子(例如，电子、空穴或者两者)的迁移率。

由于缺陷的产生，对于互补金属氧化物半导体(“COMS”)系统来说将基于III-V族材料的器件、基于锗的器件或者其它基于晶格失配材料的器件集成到硅衬底上是一项重大挑战。

目前，选择性区域外延用于在硅衬底上形成III-V族MOS器件。通常，选择性区域外延是指通过经构图的电介质掩模的外延层的局部生长，该经构图的电介质掩模沉积在半导体衬底上。由于晶格失配，当基于III-V族的器件局部地生长在经构图的硅衬底上时，缺陷产生。目前，现有技术中不存在将基于n型III-V族材料以及p型III-V族材料的MOS器件集成到硅衬底上的解决方案。

发明内容

根据本发明的一方面，提供了一种集成电路结构，其包括：衬底，所述衬底包括单晶硅；位于所述衬底上的绝缘层，所述绝缘层包括硅和氧，并且所述绝缘层在其中具有沟槽以暴露出所述衬底的单晶硅表面；位于所述沟槽中和所述衬底的所述单晶硅表面上的第一缓冲层，所述第一缓冲层包括铟和磷；位于所述沟槽中和所述第一缓冲层上的第二缓冲层，所述第二缓冲层包括铟、镓、砷和锑；以及位于所述第二缓冲层上的器件沟道层，所述器件沟道层包括铟、镓和砷，所述器件沟道层具有顶部和侧壁。

根据本发明的另一方面，提供了一种计算设备，其包括：板；以及耦合到所述板的部件，所述部件包括集成电路结构，所述集成电路结构包括：衬底，所述衬底包括单晶硅；位于所述衬底上的绝缘层，所述绝缘层包括硅和氧，并且所述绝缘层在其中具有沟槽以暴露出所述衬底的单晶硅表面；位于所述沟槽中和所述衬底的所述单晶硅表面上的第一缓冲层，所述第一缓冲层包括铟和磷；位于所述沟槽中和所述第一缓冲层上的第二缓冲层，所述第二缓冲层包括铟、镓、砷和锑；以及位于所述第二缓冲层上的器件沟道层，所述器件沟道层包括铟、镓和砷，所述器件沟道层具有顶部和侧壁。

附图说明

图1示出了根据一个实施例的电子器件结构的截面视图。

图2是根据一个实施例的在将第一缓冲层沉积在衬底上之后的类似于图1的截面视图。

图3是根据一个实施例的在将第二缓冲层沉积到第一缓冲层上之后的类似于图2的截面视图。

图4是根据一个实施例的在将器件层沉积到第二缓冲层上之后的类似于图3的截面视图。

图5是根据一个实施例的在器件层上可选地生长薄帽层之后的类似于图4的截面视图。

图6是根据一个实施例的将重掺杂层沉积在器件层上方之后的类似于图5的截面视图。

图7是根据一个实施例的从器件的栅极区去除重掺杂源极层/漏极层之后的类似于图6的截面视图。

图8是根据一个实施例的形成器件鳍状物之后的类似于图7的截面视图。

图9是根据一个实施例的将绝缘层沉积到与第一缓冲层的部分的侧壁相邻的绝缘层上之后的类似于图8的截面视图。