[发明专利]一种低延迟的高频时钟分频电路、分频器及分频方法有效

专利信息
申请号: 201910575911.X 申请日: 2019-06-28
公开(公告)号: CN110311672B 公开(公告)日: 2023-03-07
发明(设计)人: 李乾男 申请(专利权)人: 西安紫光国芯半导体有限公司
主分类号: H03K23/40 分类号: H03K23/40
代理公司: 西安智邦专利商标代理有限公司 61211 代理人: 王少文
地址: 710055 陕西省西安市高新区软件*** 国省代码: 陕西;61
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摘要:
搜索关键词: 一种 延迟 高频 时钟 分频 电路 分频器 方法
【权利要求书】:

1.一种低延迟的高频时钟分频电路,其特征在于:包括分频单元和同步单元;分频单元将源时钟分频后,通过同步单元输出;

其中,所述分频单元包括M个分频单元A、N个分频单元B;所述同步单元包括1个同步单元C;所述分频单元A由反相器和两个具有相同时钟的D触发器构成,所述分频单元B由一个D触发器和一个反相器构成;M和N都是大于等于0的整数,M和N不同时为0,且满足关系:tCK=tC2Q*(M+N)+tS,tCK为源时钟clock_in的周期,tC2Q为D触发器时钟端到输出端的延迟,tS为D触发器的建立时间。

2.根据权利要求1所述的低延迟的高频时钟分频电路,其特征在于:

当M等于0,N大于等于1时:

N个分频单元B与同步单元C依次串联;

当M大于等于1,N等于0时:

M个分频单元A依次串联后,再整体与同步单元C串联;

当M和N均等于1时:

分频单元A、分频单元B和同步单元C依次串联;

当M和N均大于1时:

M个分频单元A和N个分频单元B以任意顺序串联后,再整体与同步单元C串联。

3.根据权利要求1所述的低延迟的高频时钟分频电路,其特征在于:

所述分频单元A为4分频单元;延时为1个触发器的C2Q;

所述分频单元B为2分频单元;延时为1个触发器的C2Q。

4.根据权利要求1所述的低延迟的高频时钟分频电路,其特征在于:

所述分频单元A中,反相器的输出接第一个D触发器的数据输入端D,反相器的输入接第二个D触发器的输出端Q;

所述分频单元B中,反相器的输出接D触发器的数据输入端D,反相器的输入接D触发器的输出端Q;

同步单元C为一级同步D触发器,用于将分频单元B或A输出的时序同步到源时钟clock_in。

5.根据权利要求1所述的低延迟的高频时钟分频电路,其特征在于:当M和N均大于1时:M个分频单元A、N个分频单元B依次串联后,再整体与同步单元C串联。

6.根据权利要求1所述的低延迟的高频时钟分频电路,其特征在于:

当分频数为分频单元A的2次幂倍数时,M个分频单元A依次串联后,再与同步单元C串联。

7.根据权利要求6所述的低延迟的高频时钟分频电路,其特征在于:

所述M个分频单元A依次串联后,再与同步单元C串联为:

第一个分频单元A的时钟输入端CK接源时钟clock_in,下一个分频单元A的时钟输入端CK接上一个分频单元A的输出端Q,最后一个分频单元A的输出端Q接同步单元C的数据输入端D,同步单元C的时钟输入端接所述源时钟clock_in,同步单元C的输出端Q作为整个高频时钟分频电路的输出clock_out。

8.根据权利要求1所述的低延迟的高频时钟分频电路,其特征在于:当分频数不为分频单元A的2次幂倍数时,M个分频单元A和1个分频单元B依次串联后,再与同步单元C串联。

9.根据权利要求8所述的低延迟的高频时钟分频电路,其特征在于:

所述M个分频单元A和1个分频单元B依次串联后,再与同步单元C串联为:

第一个分频单元A的时钟输入端CK接源时钟clock_in,下一个分频单元A的时钟输入端CK接上一个分频单元A的输出端Q,最后一个分频单元A的输出端Q接分频单元B的时钟输入端CK,同步单元C的时钟输入端接所述源时钟clock_in,同步单元C的输出端Q作为整个高频时钟分频电路的输出clock_out。

10.一种低延迟的高频时钟分频器,其特征在于:由多个权利要求1-9任一所述的高频时钟分频电路串联构成;

第二个所述高频时钟分频电路中的M和N的数目还应满足tCK=tC2Q*(M+N+1)+tS。

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