[发明专利]一种反馈检测电路

说明书

为了解决现有的写时钟到时钟校准方法在利用控制器主时钟采样高频的edc反馈时可能会造成采样丢失的技术问题，本发明提供了一种反馈检测电路，用于写时钟到时钟校准模式，包括采样电路和采样结果译码电路；采样电路对反馈信号的状态单独采样，输出采样检测信号；采样结果译码电路对所述采样检测信号作逻辑处理，输出反馈结果。本发明不需要时钟采样，所以不会因为时钟频率不匹配造成采样丢失。

技术领域

本发明属于存储控制器技术领域，涉及一种写时钟到时钟校准模式下的反馈检测电路。

背景技术

GDDR5和GDDR6的WCK2CK校准(写时钟到时钟校准)需要将WCK和CK的上升沿对齐，目前采用的校准方法是用CK采样分频后的WCK，将采样结果通过edc端口反馈给控制器(利用控制器主时钟采样高频的edc反馈)，控制器根据采样结果进行WCK延迟的调整方向。采样结果有三种情况：稳定的0、稳定的1和亚稳态。稳定的0表明控制器需要减少WCK上的延迟，稳定的1表明控制器需要增加WCK上的延迟，亚稳态表明CK和WCK已经对齐，WCK2CK校准成功。

通常WCK、CK以及控制器主时钟之间的频率关系是4:2:1，利用低频的控制器主时钟采样高频的edc反馈可能会造成采样丢失，造成CK和WCK虽然已经对齐但却未被采样到。例如当edc反馈亚稳态时，在图1所示的时序图中，CK和分频后的WCK已经相位对齐，edc反馈随机的0和1，但在控制器主时钟的时钟域只采样到0。

发明内容

为了解决现有的写时钟到时钟校准方法在利用控制器主时钟采样高频的edc反馈时可能会造成采样丢失的技术问题，本发明提供了一种反馈检测电路。

本发明的技术方案：

一种反馈检测电路，用于写时钟到时钟校准模式，其特殊之处在于：包括采样电路和采样结果译码电路；采样电路对反馈信号的状态单独采样，输出采样检测信号；采样结果译码电路对所述采样检测信号作逻辑处理，输出反馈结果。

进一步地，所述反馈信号的状态为状态0或状态1；所述采样检测信号为采样检测高信号和采样检测低信号。

进一步地，所述采样结果译码电路输出的反馈结果为：采样判决高信号、采样判决低信号和采样判决亚稳态信号。

进一步地，采样结果译码电路有以下两种实现方式：

第一种：

采样结果译码电路包括第一两输入与门and1、and2和and3；

两输入与门and1的一个输入端接采样检测高信号，另一个输入端通过反相器接采样检测低信号，输出端输出信号采样判决高信号；

两输入与门and2的一个输入端接采样检测低信号，另一个输入端通过反相器接采样检测高信号，输出端输出采样判决低信号；

两输入与门and3的两个输入端分别接采样检测高信号和采样检测低信号，输出端输出采样判决亚稳态信号。

第二种：

采样结果译码电路包括或非门nor1、nor2、nor3以及反相器inv1、inv2、inv3和inv4；

反相器inv1的输入端接采样检测高信号，反相器inv1的输出端和采样检测低信号分别接或非门nor1的两个输入端，或非门nor1的输出端输出采样判决高信号；

反相器inv2的输入端接采样检测低信号，反相器inv2的输出端和采样检测高信号分别接或非门nor2的两个输入端，或非门nor2的输出端输出采样判决低信号；

反相器inv3的输入端接采样检测高信号，反相器inv3的输出端接或非门nor3的其中一个输入端；