[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：提供基底，基底上依次形成有多个沟道叠层；形成横跨沟道叠层的伪栅结构；刻蚀伪栅结构两侧的沟道叠层，使多个沟道叠层沿伪栅结构顶部指向基底的方向上，沟道层的端部依次缩进，剩余沟道叠层与基底围成凹槽；在凹槽内形成源漏掺杂层；去除伪栅结构，形成露出沟道叠层的栅极开口；去除沟道叠层中的牺牲层，形成通槽，通槽由相邻沟道层与源漏掺杂层围成，或者，由基底、与基底相邻的沟道层、以及源漏掺杂层围成，通槽与栅极开口相连通；在通槽露出的源漏掺杂层侧壁上形成内壁层；在栅极开口和通槽中形成栅极结构。本发明实施例满足半导体结构能够应用于具有不同工作电压的电路的需求。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方 法。

背景技术

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及 更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。 晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元 件密度和集成度的提高，为了适应工艺节点的减小，不得不不断缩短晶体管的 沟道长度。

晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。 然而，随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，因此栅 极对沟道的控制能力变差，使得亚阈值漏电(subthreshold leakage)现象，即所 谓的短沟道效应(short-channel effects，SCE)更容易发生，使晶体管的沟道漏 电流增大。

因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始 从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极 (Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道 所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力 更强，能够更好的抑制短沟道效应。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，满足全包 围栅极结构晶体管能够应用于具有不同工作电压的电路的需求。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括： 提供基底，所述基底上依次形成有多个沟道叠层，每一个所述沟道叠层包括牺 牲层和位于所述牺牲层上的沟道层；形成横跨所述沟道叠层的伪栅结构，所述 伪栅结构覆盖所述沟道叠层的部分顶部和部分侧壁；刻蚀所述伪栅结构两侧的 沟道叠层，使所述多个沟道叠层沿所述伪栅结构顶部指向所述基底的方向上， 所述沟道层的端部依次缩进，剩余所述沟道叠层与所述基底围成凹槽；在所述 凹槽内形成源漏掺杂层；去除所述伪栅结构，形成露出所述沟道叠层的栅极开 口；去除所述沟道叠层中的牺牲层，形成通槽，所述通槽由相邻所述沟道层与 源漏掺杂层围成，或者，所述通槽由所述基底、与所述基底相邻的沟道层、以 及所述源漏掺杂层围成，所述通槽与所述栅极开口相连通；在所述通槽露出的 源漏掺杂层侧壁上形成内壁层；在所述栅极开口和形成有内壁层的通槽中形成 栅极结构。

相应的，本发明实施例还提供一种半导体结构，包括：基底；沟道结构层， 位于所述基底上且与所述基底间隔设置，所述沟道结构层包括多个间隔设置的 沟道层，且沿所述沟道结构层的顶部指向所述基底的方向上，所述沟道层的端 部依次缩进；横跨所述沟道结构层的栅极结构，所述栅极结构覆盖所述基底的 部分顶部且包围所述沟道层，位于所述基底和与所述基底相邻的沟道层之间的 栅极结构、以及位于相邻所述沟道层之间的栅极结构为栅极结构第一部分，剩 余栅极结构为栅极结构第二部分；源漏掺杂层，位于所述栅极结构两侧的沟道 结构层内；内壁层，位于所述栅极结构第一部分与所述源漏掺杂层之间。

与现有技术相比，本发明实施例的技术方案具有以下优点：