[发明专利]半导体结构及其形成方法在审

专利信息
申请号: 201910577121.5 申请日: 2019-06-28
公开(公告)号: CN112151381A 公开(公告)日: 2020-12-29
发明(设计)人: 张城龙;崔龙;涂武涛 申请(专利权)人: 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
主分类号: H01L21/336 分类号: H01L21/336;H01L21/8234;H01L29/423;H01L27/088
代理公司: 上海知锦知识产权代理事务所(特殊普通合伙) 31327 代理人: 高静;李丽
地址: 201203 上海市浦东新*** 国省代码: 上海;31
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摘要:
搜索关键词: 半导体 结构 及其 形成 方法
【说明书】:

一种半导体结构及其形成方法,形成方法包括:提供基底,基底上形成有层间介质层,层间介质层内形成有开口,开口内形成有初始栅极结构,初始栅极结构包括位于开口底部和侧壁上的初始栅介质层、保形覆盖初始栅介质层的初始功函数层以及位于初始功函数层露出的剩余开口中的初始栅电极层;刻蚀部分厚度的初始栅电极层,剩余初始栅电极层作为栅电极层;形成栅电极层后,刻蚀开口侧壁上的部分高度的初始功函数层和初始栅介质层,剩余初始功函数层作为功函数层,剩余初始栅介质层作为栅介质层;在栅电极层的顶部形成第一保护层;在功函数层和栅介质层的顶部形成第二保护层。本发明实施例有利于提升半导体结构的性能。

技术领域

本发明实施例涉及半导体制造领域,尤其涉及一种半导体结构及其形成方法。

背景技术

随着MOSFET器件等比例缩小,器件需要高介电常数(高k)作为栅极绝缘层以及金属作为栅极导电层的堆叠结构,以抑制由于多晶硅栅极耗尽问题带来的高栅极泄漏以及栅极电容减小等问题。

为了更有效控制栅极堆叠的形貌(profile),业界目前普遍采用后栅(gate last)工艺,也即通常先在衬底上沉积多晶硅等材质的伪栅极,沉积层间介质层(ILD)之后去除伪栅极,随后在留下的栅极沟槽中填充高k金属栅(HK/MG)层的堆叠。之后,刻蚀ILD形成暴露源漏掺杂区的接触孔,在接触孔中沉积金属材质形成接触孔插塞(plug)。

然而,随着器件集成度的提高,器件特征尺寸持续缩减,栅极长度与源漏区的尺寸都在等比例缩减,这给接触(contact)工艺带来了巨大挑战。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法,提升半导体结构的性能。

为解决上述问题,本发明实施例提供一种半导体结构的形成方法,包括:提供基底,所述基底上形成有层间介质层,所述层间介质层内形成有露出所述基底的开口,所述开口内形成有初始栅极结构,所述初始栅极结构包括位于所述开口底部和侧壁上的初始栅介质层、保形覆盖所述初始栅介质层的初始功函数层以及位于所述初始功函数层露出的剩余所述开口中的初始栅电极层;刻蚀部分厚度的所述初始栅电极层,剩余所述初始栅电极层作为栅电极层;形成所述栅电极层后,刻蚀所述开口侧壁上的部分高度的所述初始功函数层和初始栅介质层,剩余所述初始功函数层作为功函数层,剩余所述初始栅介质层作为栅介质层;在所述栅电极层的顶部形成第一保护层;在所述功函数层和栅介质层的顶部形成第二保护层。

相应的,本发明实施例还提供一种半导体结构,包括:基底;层间介质层,位于所述基底上,所述层间介质层内形成有露出所述基底的开口;初始栅介质层,位于所述开口的底部和侧壁上;初始功函数层,保形覆盖于所述初始栅介质层上;栅电极层,位于所述初始功函数层露出的剩余所述开口中,所述栅电极层的顶部低于所述初始栅介质层和初始功函数层的顶部。

与现有技术相比,本发明实施例的技术方案具有以下优点:

本发明实施例刻蚀部分厚度的所述初始栅电极层后,剩余所述初始栅电极层作为栅电极层,再刻蚀所述开口侧壁上的部分高度的所述初始功函数层和初始栅介质层,剩余所述初始功函数层作为功函数层,剩余所述初始栅介质层作为栅介质层,通过进行两次刻蚀工艺分别刻蚀所述初始功函数层和初始栅介质层、以及所述初始栅电极层,从而防止刻蚀所述初始栅电极层的工艺对刻蚀所述初始功函数层和初始栅电极层的工艺产生影响,有利于提高对所述初始功函数层和初始栅介质层的刻蚀速率的均一性,进而提高所述功函数层和栅介质层的高度均一性,且有利于精确控制对初始功函数层和初始栅介质层的刻蚀量,防止出现功函数层和栅介质层的高度过小的问题,进而降低因功函数层和栅介质层的顶部与所述基底的距离过近而出现漏电流、击穿等问题的概率,提升了半导体结构的性能。

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