[发明专利]一种写时钟延迟调整方法及电路

说明书

为了解决现有GDDR6的写时钟到时钟校准方式会导致写时钟周期丢失从而造成校准结果错误的技术问题，本发明提供了一种写时钟延迟调整方法及电路。本发明采用时钟门控单元来关掉相位调整时的写时钟信号，在相位调整完成后再重新使能写时钟信号，关掉写时钟信号的周期数目在quad data rate(写时钟)模式下是2的整数倍，在double data rate(写时钟)模式下是4的整数倍，不会出现小于写时钟信号半周期的脉宽，避免了由于脉宽变窄而导致GDDR6的接收端无法识别脉宽的情况发生，并且能够保证恢复写时钟信号后，分频器相位与之前相同，edc反馈结果不会出现错误，校准结果准确可信。

技术领域

本发明属于存储控制器技术领域，涉及一种写时钟延迟调整方法及电路，用于写时钟到时钟校准。

背景技术

图1所示为现有GDDR6中写时钟到时钟(即wck2ck)校准电路原理图，包括wck分频部分以及ck采样部分。

PHY(Port Physical Layer，端口物理层)进行写时钟到时钟校准原理是通过调整输入给GDDR6的写时钟信号的延迟来对准DRAM内部写时钟信号(wck)和时钟信号(ck)的相位，具体校准方法为：DRAM内部用时钟信号(ck)采样分频后的写时钟信号，并将采样结果通过edc引脚反馈给PHY，PHY根据反馈的结果来增加或减少输入给GDDR6的写时钟信号上的延迟。当edc反馈的结果是0时，不断减少写时钟信号的延迟，直到edc反馈结果变成1，说明此时输入到GDDR6内部的时钟信号和写时钟信号相位是对齐的。当edc反馈的结果是1时，不断减少写时钟信号的延迟，直到edc反馈结果变成0，说明此时输入到GDDR6内部的时钟信号和写时钟信号相位是对齐的。

当PHY减小写时钟信号的延迟时，会导致写时钟信号高电平或者低电平的宽度减小，由于写时钟信号的频率非常高，其脉宽变窄可能导致GDDR6的接收端无法识别该脉宽，从而导致一个写时钟信号周期丢失，如图2所示。周期的丢失会导致输入到GDDR6内部的写时钟信号分频后实际的相位与理论的相位相反，进而造成edc反馈结果误变成1，PHY认为输入到GDDR6内部的时钟信号和写时钟信号相位已经对齐，校准结束，而实际上输入到GDDR6内部的时钟信号和写时钟信号的相位并未对齐。

发明内容

为了解决现有GDDR6的写时钟到时钟校准方式会导致写时钟周期丢失从而造成校准结果错误的技术问题，本发明提供了一种写时钟延迟调整方法及电路。

本发明的技术方案：

一种写时钟延迟调整方法，其特殊之处在于，

所述方法用于写时钟到时钟校准；

包括步骤：

1)关掉N个周期的写时钟信号，N＝m×n，m为正整数，n为写时钟信号被分频的分频数；

2)调整写时钟信号的相位；

3)重新使能写时钟信号。

进一步地，步骤1)中关掉N个周期的写时钟信号以及步骤3)重新使能写时钟信号均是通过时钟门控单元和计数器实现的；当需要调整写时钟信号的相位时，计算器开始计数并通过写时钟使能信号关闭时钟门控单元；当计数值等于N时，计算器通过写时钟使能信号开启时钟门控单元。

进一步地，所述关闭时钟门控单元为：计算器拉低时钟门控单元所接收的写时钟使能信号；所述开启时钟门控单元为：计算器拉高时钟门控单元所接收的写时钟使能。

进一步地，步骤2)中通过改变延迟来调整写时钟信号的相位。

进一步地，所述写时钟延迟调整方法适用于GDDR中写时钟到时钟的校准。

进一步地，所述GDDR为GDDR5或GDDR6中写时钟到时钟的校准。