[发明专利]基于DSP+FPGA的数字输入输出接口及控制方法

权利要求书

1.一种基于DSP+FPGA的数字输入输出接口，其特征在于，包括两个光耦隔离器、FPGA、DSP；其中

第一光耦隔离器(U1)设置于FPGA的输入端一侧为FPGA提供输入信号，

第二光耦隔离器(U2)设置于FPGA的输出端一侧接收FPGA输出信号，

FPGA与DSP的引脚连接，其中

FPGA的时钟引脚与DSP的XCLKOUT连接，

FPGA的片选使能信号引脚与DSP的片选信号引脚连接，

FPGA的写信号使能引脚与DSP的写信号引脚连接，

FPGA的读信号使能引脚与DSP的读信号引脚连接，

FPGA的地址输入引脚与DSP的地址输出引脚通过地址总线连接，

FPGA的数据输入引脚与DSP的数据输出引脚通过数据总线连接。

2.根据权利要求1所述的接口，其特征在于，第一光耦隔离器(U1)光电二极管的阳极分别接第一二极管(D1)阴极、第二电阻(R2)第一引脚，第一光耦隔离器(U1)光电二极管的阴极分别接第一二极管(D1)阳极、第二电阻(R2)第二引脚和第一电阻(R1)第二引脚，第一电阻(R1)第一引脚为输入接口，

第一光耦隔离器(U1)光敏三极管的集电极分别接第三电阻(R3)第二引脚和FPGA输入端，第一光耦隔离器(U1)光敏三极管发射极接地，第三电阻(R3)第一引脚接VCC；

第二光耦隔离器(U2)光敏三极管的集电极接第四电阻(R4)第二引脚，第二光耦隔离器(U2)光敏二极管发射极接地，第四电阻(R4)第一引脚为输出接口；

第二光耦隔离器(U2)发光二极管阳极接VCC，第二光耦隔离器(U2)光电二极管阴极接第五电阻(R5)第一引脚，第五电阻(R5)第二引脚接FPGA输出端。

3.一种基于权利要求1或2所述接口的控制方法，其特征在于，包括：对输出信号Output1写操作主要通过进程process1和进程process2完成；对输入信号Input1读操作主要通过进程process3和进程process4完成；

(1)进程process1由片选信号CS7n及写信号WRn驱动。

A1、是否检测到片选信号CS7n及写信号WRn同时为0，如果是，则执行步骤B1；

B1、判断地址总线ADDRESS值是否等于address1值，如果相等，则将数据总线DATA值赋予信号dataIn；

(2)进程process2由时钟信号CLK驱动。

A2、检测是否有时钟CLK上升沿事件，如果是，则按顺序依次执行步骤B2、C2、D2；

B2、判断是否检测到写信号WRn上升沿，且地址总线ADDRESS值等于address1值，如果同时满足上述条件，则将信号Flag_DataIn赋1，否则，将信号Flag_DataIn赋0；

C2、判断信号Flag_DataIn的值是否为1，如果是1，则执行步骤D2；

D2、判断如果信号DSP输出的数据DataIn的值等于0000000000000001，则将信号Output1赋0；如果信号DataIn的值是否等于0000000000000000，则将信号Output1赋1；

当将信号Output1赋0时，第二光耦隔离器(U2)的输出信号DO1被下拉至外部参考地GND_EX；

当将信号Output1赋1时，输出信号DO1被上拉至外部电源VCC；

(3)进程process3由片选信号CS7n及读信号RDn驱动。

A3、是否检测到片选信号CS7n及读信号RDn同时为0，如果是，则执行步骤B3；

B3、判断地址总线ADDRESS值是否等于address2值，如果相等，则将信号dataOut值赋予数据总线DATA；

(4)进程process4由时钟信号CLK驱动。

A4、检测是否有时钟CLK上升沿事件，即rising_edge(CLK)，如果是，则按顺序依次执行步骤B4、C4；

B4、判断是否检测到读信号RDn上升沿，即rising_edge(RDn)，且地址总线ADDRESS值等于address2值，如果同时满足上述条件，则执行步骤C4；

C4、判断如果输入信号Input1的值等于0，则将信号dataOut赋0000000000000001；如果输入信号Input1的值不等于0，则将信号dataOut赋0000000000000000。