[发明专利]SRAM多单元操作

说明书

一种多存储器单元操作器，包括：非破坏性存储器阵列，存储器阵列在每列存储单元具有第一位线和第二位线，且在每行存储单元具有单个字线，每个存储单元包括数据存储元件和两个访问晶体管，每个晶体管连接到字线、数据存储元件、及位线之一；激活单元，用于同时激活存储器阵列中的至少两行，以在第一位线上生成至少两个存储单元的数据和互补数据的多个布尔函数输出，并在第二位线上生成数据和互补数据的不同的多个布尔函数输出以同时用于存储器阵列的每一列；以及多列解码器，至少用于激活多个选定列的第一位线和第二位线以用于读取或写入。

本申请是申请日为2016年5月5日、申请号为201680002427.2的中国专利申请的分案申请。

技术领域

本发明总体上涉及存储器单元，并且具体涉及在6T SRAM存储器阵列中的多单元操作。

背景技术

在本领域中已知存储大量数据的存储器阵列。多年以来，制造者和设计者致力于使阵列物理上更小但在其中存储的数据量更大。

计算设备通常具有：一个或多个存储器阵列以存储数据，以及中央处理单元(CPU)和其它硬件以处理数据。CPU通常经由总线连接到存储器阵列。不幸的是，尽管CPU速度在近些年来极大地增加了，但是总线速度并没有以相同速度增加。因此，总线连接成为操作速度增加的瓶颈。

大数据的发展领域和机器学习算法涉及计算大量数据。在计算期间从存储器读取数据和向存储器写入数据是CPU敏感的，并且当IO是整个计算的重要部分时可能花费较长时间来完成。

发明内容

根据本发明的优选实施例，提供了一种多存储器单元操作器，包括：非破坏性存储器阵列、激活单元，以及多列解码器。所述非破坏性存储器阵列每列具有第一位线和第二位线。所述激活单元同时激活所述存储器阵列的列中的至少两个单元，从而在所述第一位线上生成所述至少两个单元的数据和互补数据的多个布尔函数输出，并在所述第二位线上生成所述数据和所述互补数据的不同的多个布尔函数输出。所述多列解码器至少激活多个选定列的所述第一位线和所述第二位线以用于读取或写入。

此外，根据本发明的优选实施例，所述多列解码器还包括写入单元，所述写入单元用于将所述选定列的所述第一位线、所述第二位线或所述第一位线与所述第二位线两者的输出写入到所述存储器阵列中。

此外，根据本发明的优选实施例，所述多列解码器包括预充电器，所述预充电器用于在读取之前将所述第一位线和所述第二位线预充电到预定义的预充电电压。

此外，根据本发明的优选实施例，所述多列解码器包括：充电器，其用于利用状态值对选定列的所述第一位线充电，并利用选定列的所述状态值的互补值对所述第二位线充电，以用于将所述状态值写入到所述选定列中被激活的单元；以及预充电器，其用于在写入期间将非选定列的所述第一位线和所述第二位线预充电到预定义的预充电电压。

另外，根据本发明的优选实施例，所述多列解码器包括输出单元，所述输出单元用于在选定的所述非选定列的所述第一位线和所述第二位线中的一个或两者上输出值，以用于在所述写入期间进行读取。

此外，根据本发明的优选实施例，所述操作器还包括搜索单元，所述搜索单元用于针对具有与输入值匹配的值的单元搜遍所述数据，在所匹配的值上执行操作以生成经处理的值，并将所述经处理的值写回到其相关联的所述单元。

此外，根据本发明的优选实施例，所述单元是SRAM(静态随机访问存储器)单元，例如，6晶体管SRAM单元。

此外，根据本发明的优选实施例，所述多列解码器还包括计算器，所述计算器用于通过多次读取操作并通过将读取结果写入到所述存储器阵列中的其它位置来执行存储器内计算，所述结果被用于后续计算。

此外，根据本发明的优选实施例，所述布尔运算是NOR、NAND、AND和OR。