[发明专利]非易失性存储器装置和操作非易失性存储器装置的方法

说明书

提供了一种非易失性存储器装置和操作非易失性存储器装置的方法，非易失性存储器装置包括：存储器单元阵列，包括页，每个页包括存储数据比特的存储器单元，每个数据比特通过不同的阈值电压是可选择的；页缓冲器电路，通过位线结合到存储器单元阵列，页缓冲器电路包括页缓冲器以从选择的存储器单元感测数据并且执行均包括两个顺序的感测操作的第一读取操作和第二读取操作以确定一个数据状态，每个页缓冲器包括锁存器，锁存器被配置为顺序地存储两个顺序感测操作的结果；以及控制电路，控制页缓冲器以存储第一读取操作的结果，在完成第一读取操作之后重置锁存器并且基于谷来执行第二读取操作，谷基于第一读取操作的结果来确定。

本申请要求于2018年9月21日提交到韩国知识产权局(KIPO)的第10-2018-0113427号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。

技术领域

示例实施例总体涉及半导体存储器装置，更具体地，涉及非易失性存储器装置和操作非易失性存储器装置的方法。

背景技术

半导体存储器装置是用半导体(诸如但不限于，硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP))制造的存储装置。根据存储器装置在切断电源时的数据保持特性，半导体存储器装置被分类为易失性存储器或非易失性存储器。

当切断电源时，易失性存储器丢失存储在其中的内容。易失性存储器的示例包括以下：静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器即使在切断电源时也保持存储的内容。非易失性存储器的示例包括以下：只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)。

闪存具有以下优点：大容量存储能力、相对高的抗噪性和低功率操作。为了增加存储容量，闪存可以由其每单元存储两比特或更多比特的数据的多级单元形成。在至少两个或更多个数据比特存储在一个存储器单元中的情况下，可以增加用于容纳数据比特的编程状态的数量。因此，在两个相邻的编程状态之间读取余量会减小。具有这样的减小的读取余量的闪存可能在读取操作期间易受读取失败的影响。

此外，从存储器单元读取的数据包括由于诸如因制造缩小而由相邻存储器单元产生的编程干扰和读取干扰的物理因素导致的错误比特。可以使用错误校正方法来校正这样的错误比特。

发明内容

一些示例实施例涉及提供操作非易失性存储器装置的方法以增强性能和数据可靠性。

根据示例实施例，一种非易失性存储器装置包括存储器单元阵列，存储器单元阵列包括多个页，多个页中的每个页包括多个存储器单元，多个存储器单元中的每个存储器单元存储多个数据比特，多个数据比特中的每个数据比特通过多个不同的阈值电压是可选择的。非易失性存储器装置还包括页缓冲器电路，页缓冲器电路通过多条位线结合到存储器单元阵列，页缓冲器电路包括多个页缓冲器，页缓冲器被配置为：通过多条位线从多个存储器单元中的已选择的存储器单元中感测数据，及执行第一读取操作和第二读取操作，第一读取操作和第二读取操作均包括两个顺序的感测操作以确定一个数据状态，多个页缓冲器中的每个页缓冲器包括锁存器，在多个锁存器中，锁存器被配置为顺序地存储两个顺序感测操作的结果。非易失性存储器装置还包括控制电路，控制电路被配置为控制多个页缓冲器以存储第一读取操作的结果，在完成第一读取操作之后重置多个锁存器，及控制多个页缓冲器以基于谷来执行第二读取操作，谷基于第一读取操作的结果来确定。