[发明专利]脉冲展宽器电路

权利要求书

1.一种集成电路，包括：

时钟生成电路，接收输入时钟信号，并提供具有第一脉冲宽度的第一时钟信号；

第一脉冲展宽电路，耦接在所述时钟生成电路与输入锁存控制电路之间，其中所述第一脉冲展宽电路接收所述第一时钟信号，并基于使能信号向所述输入锁存控制电路提供第二时钟信号，并且其中所述第二时钟信号具有至少大于所述第一脉冲宽度的第二脉冲宽度；以及

第二脉冲展宽电路，耦接在所述时钟生成电路与读写电路之间，其中所述第二脉冲展宽电路基于所述使能信号向所述读写电路提供第三时钟信号，并且其中所述第三时钟信号具有至少大于所述第一脉冲宽度的第三脉冲宽度。

2.根据权利要求1所述的集成电路，其中，所述输入锁存控制电路包括输入ph2锁存控制电路，并且其中所述读写电路包括输入数据电路、写入使能引脚电路和ph2锁存电路中的一个或多个。

3.根据权利要求1所述的集成电路，其中，所述第二脉冲宽度具有ph2锁存时钟的延迟下降沿和延迟有效沿中的至少一个。

4.根据权利要求1所述的集成电路，其中，所述第一时钟信号包括第一全局定时脉冲信号，并且其中所述时钟生成电路将所述第一全局定时脉冲信号提供给所述第一脉冲展宽电路和所述第二脉冲展宽电路。

5.根据权利要求4所述的集成电路，其中，所述时钟生成电路将第二全局定时脉冲信号提供给所述第一脉冲展宽电路和所述第二脉冲展宽电路，并且其中所述第二全局定时脉冲信号是所述第一全局定时脉冲信号的互补项。

6.根据权利要求5所述的集成电路，其中，所述第一脉冲展宽电路接收所述第一全局定时脉冲信号和所述第二全局定时脉冲信号，并基于所述使能信号将所述第二时钟信号提供给所述输入锁存控制电路。

7.根据权利要求5所述的集成电路，其中，所述第一脉冲展宽电路包括多个第一逻辑器件，所述多个第一逻辑器件被布置为接收所述第一全局定时脉冲信号和所述第二全局定时脉冲信号，并基于所述使能信号将所述第二时钟信号提供给所述输入锁存控制电路。

8.根据权利要求7所述的集成电路，其中，所述第一脉冲展宽电路还包括第一电阻器-电容器RC电路，所述第一RC电路接收所述第一全局定时脉冲，对所述第一全局定时脉冲进行延迟，并将延迟第一全局定时脉冲提供给所述多个第一逻辑器件中的第一复用器，并且其中所述第一复用器基于所述使能信号向所述多个第一逻辑器件中的一个或多个其他逻辑器件提供第一中间全局定时脉冲。

9.根据权利要求8所述的集成电路，其中，所述多个第一逻辑器件中的所述一个或多个其他逻辑器件被布置为接收所述第二全局定时脉冲和所述第一中间全局定时脉冲，并将所述第二时钟信号提供给所述输入锁存控制电路。

10.根据权利要求5所述的集成电路，其中，所述第二脉冲展宽电路接收所述第一全局定时脉冲信号、所述第二全局定时脉冲信号和写入使能信号，并且基于所述使能信号将所述第三时钟信号提供给所述读写电路，并且其中所述第二脉冲展宽电路从所述输入锁存控制电路接收所述写入使能信号。

11.根据权利要求10所述的集成电路，其中，所述第二脉冲展宽电路包括多个第二逻辑器件，所述多个第二逻辑器件被布置为接收所述第一全局定时脉冲信号、所述第二全局定时脉冲信号和所述写入使能信号，并基于所述使能信号将所述第三时钟信号提供给所述读写电路。

12.根据权利要求11所述的集成电路，其中，所述第二脉冲展宽电路还包括第二电阻器-电容器RC电路，所述第二RC电路接收所述第一全局定时脉冲，对所述第一全局定时脉冲进行延迟，并且将延迟第一全局定时脉冲提供给所述多个第二逻辑器件中的第二复用器，并且其中所述第二复用器基于所述使能信号向所述多个第二逻辑器件中的一个或多个其他逻辑器件提供第二中间全局定时脉冲。