[发明专利]一种基于FPGA软核的高压SVG分相控制系统

权利要求书

1.一种基于FPGA软核的高压SVG分相控制系统，其特征在于，包括FPGA软核、PLL锁相环、逻辑信号处理模块，FPGA软核、PLL锁相环、逻辑信号处理模块集成为FPGA芯片；

所述FPGA软核，用于运行软件代码，所述FPGA软核为嵌入式处理器，FPGA软核包括CPU、JTAG调试接口、RAM存储器、IO端口、EPCS控制器、系统总线；

所述PLL锁相环对外部输入的时钟信号锁相倍频之后，为FPGA软核、逻辑信号处理模块提供工作时钟；

所述的逻辑信号处理模块包括PWM脉宽调制模块、编码发送模块TX、编码接收模块RX、保护处理模块和并行总线接口，所述逻辑信号处理模块通过并行总线接口与FPGA软核的系统总线连接，形成FPGA软核的片内外设，用于与FPGA软核的CPU、存储器和外设控制器建立通讯联系；

所述的PLL锁相环与FPGA芯片外部的晶振连接，PLL锁相环的输出分别与FPGA软核和逻辑信号处理模块的信号输入端连接；所述CPU输出端与JTAG调试接口连接，CPU的输出通过并行接口与系统总线连接；所述EPCS控制器的输入端通过SPI接口与FPGA芯片外部的Flash存储器连接，EPCS控制器的输出端通过并行接口与系统总线连接；IO端口通过并行接口与系统总线连接，IO端口通过内部硬连线连接到FPGA芯片的管脚；所述RAM存储器通过并行接口连接到系统总线。

2.根据权利要求1所述的基于FPGA软核的高压SVG分相控制系统，其特征在于，所述编码接收模块RX包括n路编码接收模块RX1、……、RXn，所述编码接收模块RX为功率单元数据串行通信接口，n路编码接收模块RX的输入端与FPGA芯片的管脚连接，n路编码接收模块RX的母线电压Un输出端与并行总线接口连接，n路编码接收模块RX的故障状态输出端与保护处理模块的输入端连接；保护处理模块的输出端与并行总线接口连接，编码接收模块RX能够根据功率单元的数量、FPGA的逻辑资源进行调整。

3.根据权利要求1所述的基于FPGA软核的高压SVG分相控制系统，其特征在于，所述编码发送模块TX包括n路编码发送模块TX1、……、TXn，所述编码发送模块TX为PWM编码串行通信接口，所述PWM脉宽调制模块包括n个脉宽调制子模块PWM1、……、PWMn，PWM脉宽调制模块的输入端与并行总线接口连接，n个脉宽调制子模块PWM1、……、PWMn的输出端分别与编码发送模块TX1、……、TXn的输入端相应连接，编码发送模块TX1、……、TXn的输出端与FPGA芯片的管脚连接，编码发送模块TX和PWM脉宽调制模块能够根据功率单元的数量、FPGA的逻辑资源进行调整。