[发明专利]数字调制器、频率合成器和提高调制器速度的方法

说明书

本发明公开了一种数字调制器、频率合成器和提高调制器速度的方法，将延迟寄存器设置在差分链路与误差消除单元之间的链路中、输入节点与加法器之间的链路中和/或相邻的累加单元之间的链路中，用于将接收到的数据进行延迟，以提高数字调制的运行速度。本实施例提供的技术方案在最长分析路径中插入至少一个延迟寄存器，将最长分析路径划分为至少两条第一子分析路径，通过引入延迟的机制，提高调制器的运行速度，实现了在参考时钟频率过高的情况下，满足建立时间和保持时间的要求，进而提高小数频率频率合成器的稳定性。

技术领域

本发明实施例涉及分频频率合成器技术领域，尤其涉及一种数字调制器、频率合成器和提高调制器速度的方法。

背景技术

由于小数分频频率合成器相较于整数频率合成器具有诸如高精度、高分辨率、低相位噪声等优点，因而被广泛应用于诸如通信、雷达系统、电子对抗及智能化仪表等领域中。

在小数分频频率合成器中，一般是利用调制器的输出信号来控制多模分频器的分频比，而采用数字逻辑时序电路实现的调制器，由于时序电路需要一定建立时间和保持时间，故而当参考时钟频率过高时，会使得参考时钟周期无法满建立时间和/或保持时间(即参考时钟周期小于建立时间和/或保持时间)，进而导致调制器无法正常工作，不仅限制了参考时钟频率的提升，还降低了小数分频频率合成器的稳定性。

发明内容

本发明实施例提供了一种数字调制器、频率合成器和提高调制器速度的方法，有效提升数字调制器的运行速度，进而提升参考时钟频率，增强小数分频频率合成器的稳定性。

第一方面，本发明实施例提供了一种数字调制器，所述数字调制器包括：

输入节点，用于接收输入分频比；

依次连接的累加链路、差分链路和误差消除单元构成的调制模块，用于基于所述输入分频比的小数部分生成中间数据；所述累加链路包括级联的至少两个累加单元；

加法器，分别与所述输入节点和所述误差消除单元连接，用于基于所述中间数据和所述输入分频比的整数部分生成控制位信号；

延迟寄存器，设置在所述差分链路与所述误差消除单元之间的链路中、所述输入节点与所述加法器之间的链路中和/或相邻的所述累加单元之间的链路中，用于将接收到的信号进行延迟，以提高所述数字调制器的运行速度。

第二方面，本发明实施例提供了一种小数频率合成器，包括：

依次耦合的鉴频鉴相器、电荷泵、滤波器和压控振荡器、多模分频器以及如上述第一方面中任一所述的数字分频器；

其中，所述压控振荡器的输出端经所述多模分频器连接至所述鉴频鉴相器的负反馈端；所述数字分频器基于所述多模分频器所输出的输入分频比，生成并输出控制位信号至所述多模分频器的分频比控制端。

第三方面，本发明实施例提供了一种提高数字调制器运行速度的方法，所述数字调制器用于基于输入参考时钟利用输入分频比产生并输出控制位信号，所述数字调制器具有最长分析路径，所述最长分析路径建立时间和/或保持时间大于所述输入参考时钟的周期，所述方法包括：

于所述最长分析路径中插入至少一个延迟寄存器，以将所述最长分析路径打断为至少两条第一子分析路径；其中，所述第一子分析路径的建立时间和保持时间均小于等于所述输入参考时钟的周期。

本发明实施例提供的数字调制器、频率合成器和提高调制器速度的方法，在最长分析路径中插入至少一个延迟寄存器，将最长分析路径划分为至少两条第一子分析路径，通过引入延迟的机制，提高数字调制器的运行速度，实现了在参考时钟周期过长的情况下，满足建立时间和保持时间的要求，进而提高小数频率频率合成器的稳定性。

附图说明

图1是现有技术中的3阶Δ-Σ调制器的结构示意图；