[发明专利]一种非对称沟道介质环场效应晶体管

说明书

本发明公开了一种非对称沟道介质环场效应晶体管，该晶体管包括源极、漏极、源极扩展区、漏极扩展区、沟道、栅极、衬底以及衬底中绝缘隔离层，设置在靠近漏极扩展区的纳米线沟道外围的绝缘介质环。所设的绝缘介质环结构由于其较大的介电常数和禁带宽度使得载流子在漏端发生隧穿的几率减小，有效减小了栅致漏极泄漏电流，开态电流几乎不会受到影响。并且该结构嵌于栅氧层内部，栅围电容不会增大，其动态特性不会受到影响。因此，在保持环栅器件的动态性能不被损害的前提下，降低器件的GIDL漏电，提高器件的电流开关比，从而提升集成电路性能。

技术领域

本发明属于CMOS超大集成电路（VLSI）中的数字逻辑与存储器件，具体涉及一种非对称沟道介质环场效应晶体管，可以有效减小半导体器件栅诱导漏极泄漏电流。

背景技术

根据摩尔定律，每18个月相同面积芯片的集成电路其性能将会提高一倍。因此，随着器件尺寸的减小，环栅场效应晶体管（GAA MOSFET），以其出色的栅极控制能力可以有效降低短沟道效应，但同时导致严重的栅致漏极泄漏电流。栅致漏极泄露（Gate InducedDrain Leakage，简称GIDL），在环栅晶体管中，器件在关断的条件下，即栅极上电压处于0 V以及0 V附近的较小偏压而漏极与正向压降相连，栅极和漏极之间的重叠导致传统的横向带-带隧穿效应（transverse band to band tunneling）,另一方面，沟道和源极/漏极的交叠导致纵向的带-带隧穿效应（longitude band to band tunneling）。当环栅晶体管尺寸缩小至深纳米级时，栅致漏极泄漏电流对环栅MOS器件的静态功耗、可靠性等方面的影响愈加严重。它同时也对电可擦可编程只读存储器（Electrically Erasable ProgrammableRead-Only Memory, 简称EEPROM）等存储器件的擦写操作有着严重的影响。

环栅晶体管的常规结构中，纳米线沟道（Nanowire Channel）、源极（Source）、漏极（Drain）、源极扩展区（Source Extension）、漏极扩展区（Drain Extension）采用诸如硅、锗、锗硅等半导体材料，源极扩展区和漏极扩展区靠近沟道一端的掺杂采用高斯分布的方式。源/漏扩展区外侧采用介质层边墙（Spacer）对栅极、源极和漏级进行电隔离。与传统MOSFET工作原理一致，对于N型器件，当栅极给定一个正向偏压，沟道达到反型状态，器件开始导通。环栅器件由于沟道被栅极全包围的结构而表现出优越的栅极控制能力，从而拥有较佳的亚阈值特性并且可以有效减小短沟道效应。但在常规的环栅晶体管结构中，器件在关断的条件下，栅致漏极泄漏电流愈发明显。当栅压在0 V及较小负向偏压时，纵向的带间隧穿效应产生的漏电流是总体关态电流的重要组成部分。当环栅晶体管尺寸缩小至深纳米级时，其较强的栅控能力导致沟道和漏极之间存在一个寄生二极管，一旦沟道和漏极的能带发生交叠，载流子便会发生能带之间的跃迁，引起栅致漏极泄漏电流，而关态下栅致漏极泄漏电流严重影响环栅MOS器件的静态功耗、可靠性等。

发明内容

本发明的目的是针对目前已有的传统的环栅晶体管栅致漏极泄漏电流较为严重的问题，为了减小器件关态电流，降低静态功耗，提出一种新型的非对称沟道介质环场效应晶体管，在保持环栅器件在动态性能不被损害的前提下，降低器件的GIDL电流，提高器件的电流开关比，从而提升集成电路性能。

实现本发明目的的具体技术方案是；

一种非对称沟道介质环场效应晶体管，特点是该晶体管包括沟道；设置在沟道一端的源极扩展区和另一端的漏极扩展区；设置在沟道、漏极扩展区端外侧的绝缘介质环；设置在源极扩展区一端的源极；设置在漏极扩展区一端的漏极；设置在沟道外侧的栅极氧化物；设置在栅极氧化物外围的栅极；设置在源极扩展区和漏极扩展区外侧、用于栅极分别和源极、漏极电学隔离的边墙；设置在源极、漏极、边墙和栅极底面的衬底绝缘层以及设置在衬底绝缘层底面的衬底；其中：

所述沟道、源极扩展区、漏极扩展区为硅纳米线、锗纳米线、锗硅纳米线、砷化镓纳米线、氮化镓纳米线、磷化铟纳米线或碳纳米管；