[发明专利]具有差分二进制非易失性存储器单元结构的可配置精密神经网络

权利要求书

1.一种非易失性存储器电路，包括：

一个或多个存储单元的阵列，所述一个或多个存储单元沿着一个或多个第一输入线连接并且各自被配置为存储神经网络的N位权重，其中N是大于1的整数，所述存储单元中的每个存储单元包括N个非易失性二进制存储元件，所述非易失性二进制存储元件连接到对应的输出线并且被配置为存储所述N位权重中的一位；以及

一个或多个控制电路，所述一个或多个控制电路连接到所述存储单元的阵列，所述一个或多个控制电路被配置为：

将神经网络的第一输入施加到所述一个或多个第一输入线，以响应于此，在连接到所述存储单元中的第一存储单元的所述输出线中的每个输出线上生成输出电压电平；

根据存储在与所述输出线对应的所述第一存储单元的所述二进制存储元件中的所述权重的所述位的重要性，单独地对响应于所述输出线中的每个输出线上的所述第一输入而生成的所述输出电压电平进行加权；并且

从所述单独加权的输出电压的组合确定存储在所述第一存储单元中的所述权重对所述第一输入的所述响应的多位值，从而执行所述第一输入与存储在所述第一存储单元中的所述权重的阵列内乘法。

2.根据权利要求1所述的非易失性存储器电路，其中：

所述阵列还包括第二存储单元，所述第二存储单元沿着一个或多个第二输入线连接并且被配置为存储神经网络的N位权重，所述第二存储单元包括N个非易失性二进制存储元件，所述非易失性二进制存储元件连接到对应输出线并且被配置为存储所述N位权重中的一位，其中对于具有给定重要性的所述二进制存储元件中的每个二进制存储元件，所述第二存储单元连接到与所述第一存储单元具有相同重要性的所述二进制存储元件相同的输出线；并且

所述一个或多个控制电路被进一步配置为：

将所述神经网络的第二输入施加到所述一个或多个第二输入线，以响应于此，在连接到所述第二存储单元的所述输出线中的每个输出线上生成输出电压电平；

根据存储在与所述输出线对应的所述第二存储单元的所述二进制存储元件中的所述权重的所述位的所述重要性，单独地对响应于所述输出线中的每个输出线上的所述第二输入而生成的所述输出电压电平进行加权；并且

从响应于所述第二输入而生成的所述单独加权的输出电压的组合确定存储在所述第二存储单元中的所述权重对所述第二输入的所述响应的多位值，从而执行所述第二输入与存储在所述第二存储单元中的所述权重的阵列内乘法。

3.根据权利要求2所述的非易失性存储器电路，其中所述一个或多个控制电路被进一步配置为：

将存储在所述第一存储单元中的所述权重对所述第一输入的所述响应的所述多位值与存储在所述第二存储单元中的所述权重对所述第二输入的所述响应的所述多位值累加。

4.根据权利要求3所述的非易失性存储器电路，其中所述一个或多个控制电路被进一步配置为：

在将所述神经网络的所述第一输入施加到所述第一输入线的同时，将所述神经网络的所述第二输入施加到所述第二输入线。

5.根据权利要求3所述的非易失性存储器电路，其中所述一个或多个控制电路被进一步配置为：

在将所述神经网络的所述第一输入施加到所述第一输入线后，相继地将所述神经网络的所述第二输入施加到所述第二输入线。

6.根据权利要求3所述的非易失性存储器电路，其中所述一个或多个控制电路被进一步配置为：

在将所述第一输入施加到所述第一输入线以响应于此而在连接到所述存储单元中的所述第一存储单元的所述输出线中的每个输出线上生成所述输出电压电平的同时，将所述第一输入施加到所述第一输入线以响应于此而在连接到所述存储单元中的第二存储单元的所述输出线中的每个输出线上生成输出电压电平；

根据存储在与所述输出线对应的所述第二存储单元的所述二进制存储元件中的所述权重的所述位的重要性，单独地对响应于所述输出线中的每个输出线上的所述第一输入而生成的所述输出电压电平进行加权；并且

从所述单独加权的输出电压的组合确定存储在所述第二存储单元中的所述权重对所述第一输入的所述响应的多位值，从而执行所述第一输入与存储在所述第二存储单元中的所述权重的阵列内乘法。