[发明专利]三维半导体存储器件在审

专利信息
申请号: 201910639467.3 申请日: 2019-07-16
公开(公告)号: CN110729304A 公开(公告)日: 2020-01-24
发明(设计)人: 李奉镕;金泰勋;裵敏敬 申请(专利权)人: 三星电子株式会社
主分类号: H01L27/1157 分类号: H01L27/1157;H01L27/11582;H01L29/792
代理公司: 11105 北京市柳沈律师事务所 代理人: 张波
地址: 韩国*** 国省代码: 韩国;KR
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摘要:
搜索关键词: 堆叠结构 栅电极 衬底 堆叠 半导体存储器件 串选择栅电极 单元栅电极 选择栅电极 垂直沟道 擦除栅 电极 穿透 三维
【说明书】:

一种三维(3D)半导体存储器件可以包括:堆叠结构,包括顺序地堆叠在衬底上的栅电极;以及穿透堆叠结构的垂直沟道。栅电极可以包括顺序地堆叠在衬底上的地选择栅电极、单元栅电极、串选择栅电极和擦除栅电极。

技术领域

发明构思的实施方式涉及三维(3D)半导体存储器件,例如具有改善的电特性的3D半导体存储器件。

背景技术

半导体存储器件已被高度集成,以提供优良的性能和低制造成本。半导体存储器件的集成密度直接影响半导体存储器件的成本,从而导致对高度集成的半导体存储器件的需求。二维(2D)或平面半导体存储器件的集成密度可以主要由单位存储单元所占据的面积确定。因此,2D或平面半导体存储器件的集成密度会极大地受到形成精细图案的技术的影响。然而,因为需要极高价格的设备来形成精细图案,所以2D半导体器件的集成密度持续增大但仍然受到限制。因此,已经开发出三维(3D)半导体存储器件以克服上述限制。3D半导体存储器件可以包括三维布置的存储单元。

发明内容

本发明构思的实施方式可以提供具有改善的电特性的三维(3D)半导体存储器件。

一方面,一种3D半导体存储器件可以包括:堆叠结构,包括顺序地堆叠在衬底上的栅电极;以及穿透堆叠结构的垂直沟道。栅电极可以包括顺序地堆叠在衬底上的地选择栅电极、单元栅电极、串选择栅电极和擦除栅电极。

一方面,一种3D半导体存储器件可以包括:形成在衬底上的第一擦除栅电极;垂直沟道,设置在衬底上并穿透第一擦除栅电极;以及导电垫,设置在由垂直沟道围绕的内部空间中。导电垫和第一擦除栅电极每个包括处于相同垂直水平处的部分。

一方面,一种3D半导体存储器件可以包括:顺序地堆叠在衬底上的第一栅电极和第二栅电极;垂直沟道,设置在衬底上并穿透第一栅电极和第二栅电极;以及导电垫,设置在由垂直沟道围绕的内部空间中。导电垫的底表面可以位于第一栅电极的顶表面与底表面之间的垂直水平处。

附图说明

本发明构思将由附图和随附的详细描述变得更加明显。

图1是示出根据本发明构思的一些实施方式的三维(3D)半导体存储器件的单元阵列的示意性电路图。

图2是示出根据本发明构思的一些实施方式的3D半导体存储器件的俯视图。

图3是沿图2的线I-I'截取的剖视图,以示出根据本发明构思的一些实施方式的3D半导体存储器件。

图4是图3的部分“A”的放大视图。

图5是沿图2的线I-I'截取的剖视图,以示出根据本发明构思的一些实施方式的3D半导体存储器件。

图6是沿图2的线I-I'截取的剖视图,以示出根据本发明构思的一些实施方式的3D半导体存储器件。

图7是图6的部分“B”的放大视图。

图8是沿图2的线I-I'截取的剖视图,以示出根据本发明构思的一些实施方式的3D半导体存储器件。

图9是图8的部分“C”的放大视图。

图10至13是沿图2的线I-I'截取的剖视图,以示出根据本发明构思的一些实施方式的制造3D半导体存储器件的方法。

具体实施方式

图1是示出根据本发明构思的一些实施方式的三维(3D)半导体存储器件的单元阵列的示意性电路图。

参照图1,3D半导体存储器件可以包括公共源极线CSL、多个位线BL0、BL1和BL2、以及提供在公共源极线CSL与位线BL0至BL2之间的多个单元串CSTR。

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