[发明专利]用于管理可变长度指令的方法和设备在审
申请号: | 201910648783.7 | 申请日: | 2015-07-27 |
公开(公告)号: | CN110515658A | 公开(公告)日: | 2019-11-29 |
发明(设计)人: | B·巴里;F·康纳;M·奥利德;D·莫洛尼;S·鲍尔 | 申请(专利权)人: | 莫维迪厄斯有限公司 |
主分类号: | G06F9/302 | 分类号: | G06F9/302;G06F9/315;G06F9/318;G06F9/38 |
代理公司: | 31100 上海专利商标事务所有限公司 | 代理人: | 周全<国际申请>=<国际公布>=<进入国 |
地址: | 荷兰*** | 国省代码: | 荷兰;NL |
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摘要: | |||
搜索关键词: | 有效地 可变长度指令 管理缓冲器 计算机实现 向量处理器 存储器 查找表 多类型 延迟线 省时 指令 压缩 | ||
1.一种装置,包括:
存储器,用于存储可变长度指令;以及
向量处理器,包括硬件逻辑电路,所述向量处理器用于:
访问所述可变长度指令的第一指令,所述第一指令表示第一操作,第一指令引用整数数据类型的一个或多个第一操作数,所述第一指令具有用于表示所述第一操作的第一操作码值,所述第一指令的数据类型字段具有用于指示所述一个或多个第一操作数属于所述整数数据类型的第一值;
利用所述硬件逻辑电路对所述整数数据类型的所述一个或多个第一操作数执行所述第一操作;
访问所述可变长度指令的第二指令,所述第二指令表示所述第一操作,所述第二指令引用浮点数据类型的一个或多个第二操作数,所述第二指令具有与用于表示所述第一操作的所述第一指令相同的第一操作码值,所述第二指令的数据类型字段具有不同于所述第一值的第二值,所述第二值用于指示所述一个或多个第二操作数属于所述浮点数据类型;以及
利用所述硬件逻辑电路对所述浮点数据类型的所述一个或多个第二操作数执行所述第一操作。
2.如权利要求1所述的装置,其特征在于,所述硬件逻辑电路用于对两种或更多种不同大小的操作数执行所述第一操作。
3.如权利要求1所述的装置,其特征在于,所述硬件逻辑电路用于对以下操作数中的至少一种执行所述第一操作:(1)所述整数数据类型的一个或多个第一操作数;(2)所述浮点数据类型的一个或多个操作数;(3)定点数据类型的一个或多个操作数;或者(4)缩放整数数据类型的一个或多个操作数。
4.如权利要求1所述的装置,其特征在于,所述第一指令的数据大小字段具有用于指定所述一个或多个第一操作数的第一大小的第三值,并且所述第二指令的数据大小字段具有用于指定所述一个或多个第二个操作数的第二大小的第四值。
5.如权利要求4所述的装置,其特征在于,所述一个或多个第二操作数的所述第二大小不同于所述一个或多个第一操作数的所述第一大小。
6.一种利用硬件逻辑电路处理数据的方法,所述方法包括:
利用处理器访问多个可变长度指令的第一指令,所述第一指令表示第一操作,第一指令引用整数数据类型的一个或多个第一操作数,所述第一指令具有用于表示所述第一操作的第一操作码值,所述第一指令的数据类型字段具有用于指示所述一个或多个第一操作数属于所述整数数据类型的第一值;
利用所述硬件逻辑电路对所述整数数据类型的所述一个或多个第一操作数执行所述第一操作;
利用所述处理器访问所述可变长度指令的第二指令,所述第二指令表示所述第一操作,所述第二指令引用浮点数据类型的一个或多个第二操作数,所述第二指令具有与用于表示所述第一操作的所述第一指令相同的第一操作码值,所述第二指令的数据类型字段具有不同于所述第一值的第二值,所述第二值用于指示所述一个或多个第二操作数属于所述浮点数据类型;以及
利用所述硬件逻辑电路对所述浮点数据类型的所述一个或多个第二操作数执行所述第一操作。
7.如权利要求6所述的方法,其特征在于,所述硬件逻辑电路用于对两种或更多种不同大小的操作数执行所述第一操作。
8.如权利要求6所述的方法,其特征在于,所述硬件逻辑电路用于对以下操作数中的至少一种执行所述第一操作:(1)所述整数数据类型的一个或多个第一操作数;(2)所述浮点数据类型的一个或多个操作数;(3)定点数据类型的一个或多个操作数;或者(4)缩放整数数据类型的一个或多个操作数。
9.如权利要求6所述的方法,其特征在于,所述第一指令的数据大小字段具有用于指定所述一个或多个第一操作数的第一大小的第三值,并且所述第二指令的数据大小字段具有用于指定所述一个或多个第二个操作数的第二大小的第四值。
10.如权利要求9所述的方法,其特征在于,所述一个或多个第二操作数的所述第二大小不同于所述一个或多个第一操作数的所述第一大小。
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