[发明专利]包括场效应晶体管的半导体器件在审

专利信息
申请号: 201910649082.5 申请日: 2019-07-18
公开(公告)号: CN110739352A 公开(公告)日: 2020-01-31
发明(设计)人: 金珍永;益冈有里 申请(专利权)人: 三星电子株式会社
主分类号: H01L29/78 分类号: H01L29/78;H01L29/06
代理公司: 11105 北京市柳沈律师事务所 代理人: 弋桂芬
地址: 韩国*** 国省代码: 韩国;KR
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摘要:
搜索关键词: 衬底 半导体图案 栅电极 半导体器件 杂质层 阻挡层 阱区 源极/漏极 相对两侧 图案
【说明书】:

发明公开了一种半导体器件,该半导体器件包括:衬底,包括第一阱区;设置在衬底上的栅电极;设置在衬底和栅电极之间的半导体图案;设置在衬底上且在栅电极的相对两侧的多个源极/漏极图案;杂质层,设置在衬底中且在半导体图案与第一阱区之间;以及阻挡层,设置在衬底中且在半导体图案与杂质层之间。阻挡层包括氧。

技术领域

本发明构思涉及一种半导体器件,更具体地,涉及一种包括场效应晶体管的半导体器件。

背景技术

半导体器件可以包括集成电路,该集成电路包括金属氧化物半导体场效应晶体管(MOSFET)。随着集成电路的尺寸和其设计规则的尺寸减小,MOSFET的尺寸也日益按比例缩小。MOSFET的按比例缩小会使半导体器件的操作特性劣化。因此,一直在进行研究以制造半导体器件,该半导体器件具有提高的性能同时克服了由于半导体器件的增加的集成度而引起的限制。

发明内容

根据本发明构思的示例性实施例,一种半导体器件包括:衬底,包括第一阱区;栅电极,设置在衬底上;半导体图案,设置在衬底和栅电极之间;多个源极/漏极图案,设置在衬底上且在栅电极的相反两侧;杂质层,设置在衬底中且在半导体图案与第一阱区之间;阻挡层,设置在衬底中且在半导体图案和杂质层之间。阻挡层包括氧。

根据本发明构思的示例性实施例,一种半导体器件包括:衬底;栅电极,设置在衬底上;半导体图案,设置在衬底和栅电极之间;多个源极/漏极图案,设置在衬底上且在栅电极的相反两侧;杂质层,设置在衬底中并与半导体图案相邻;阻挡层,设置在衬底中且在半导体图案和杂质层之间。杂质层包括具有第一导电类型的杂质。杂质层的上部中的第一导电类型的杂质浓度大于杂质层的下部中的第一导电类型的杂质浓度。

根据本发明构思的示例性实施例,一种半导体器件包括:衬底;多个栅电极,设置在衬底上;半导体图案,设置在衬底和栅电极之间;多个源极/漏极图案,设置在衬底上,其中所述多个源极/漏极图案中的每个设置在所述多个栅电极中的一对栅电极之间;杂质层,设置在衬底中并包括具有第一导电类型的杂质;阻挡层,设置在衬底中并在半导体图案和杂质层之间。阻挡层邻近杂质层的上表面设置。

附图说明

通过参考附图详细描述本发明构思的示例性实施例,本发明构思的以上和其它特征将变得更加明显,其中:

图1是示出根据本发明构思的示例性实施例的半导体器件的平面图;

图2A、2B和2C分别是根据本发明构思的示例性实施例的沿图1的线I-I'、II-II'和III-III'截取的剖视图;

图3是示出根据本发明构思的示例性实施例的杂质层中的杂质浓度的曲线图;

图4A、5A、6A、7A和8A是沿图1的线I-I'截取的剖视图,示出根据本发明构思的示例性实施例的制造半导体器件的方法;

图4B、5B、6B、7B和8B是沿图1的线II-II'截取的剖视图,示出根据本发明构思的示例性实施例的制造半导体器件的方法;

图4C、5C、6C、7C和8C是沿图1的线III-III'截取的剖视图,示出根据本发明构思的示例性实施例的制造半导体器件的方法;

图9A、9B和9C分别是沿图1的线I-I'、II-II'和III-III'截取的剖视图,示出根据本发明示例性实施例的半导体器件;

图10A、11A和12A是沿图1的线I-I'截取的剖视图,示出根据本发明构思的示例性实施例的制造半导体器件的方法;

图10B、11B和12B是沿图1的线II-II'截取的剖视图,示出根据本发明构思的示例性实施例的制造半导体器件的方法;

图10C、11C和12C是沿图1的线III-III'截取的剖视图,示出根据本发明构思的示例性实施例的制造半导体器件的方法;

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