[发明专利]一种通用的高速串行差分信号分路电路及方法

说明书

本发明的一种通用的高速串行差分信号分路电路及方法，包含RX端和多个TX端，RX端的CDR电路包含第一PI模块；至少一个TX端设有与第一PI模块相同的第二PI模块；CDR电路跟踪外部信号频率信息并产生与锁相环输出时钟信号有频差的第一采样时钟且输出相位调整信息；相位调整信息直接反馈给第二PI模块，由锁相环输出时钟信号经第二PI模块而产生的第二时钟跟随第一采样时钟变化，第二时钟经过分频器分频后得到读时钟并传递给缓冲器；第一采样时钟经过串转并模块得到写时钟和写数据并传递给缓冲器；缓冲器输出读数据并经过并转串模块后得到串行数据发送出去。本发明的PCS部分仅有一个缓冲器，少了十几个并行时钟周期时延，时延低；电路结构设计简单；通用性好。

技术领域

本发明涉及高速收发器技术领域，特别涉及一种通用的高速串行差分信号分路电路及方法。

背景技术

在PCB电路设计中，常常会遇到一种情况为一个信号源驱动若干个目标信号。如果信号频率不高，负载数量不多，可以直接在PCB电路上分路驱动多路信号；如果信号频率略高，负载数量较多，可以增加驱动BUFFER来完成分路功能。但对于高速串行信号，速率可达到10Gbps以上，由于信号完整性问题。以上两种方法都不适用于高速串行信号的分路。高速信号的分路需要运用到高速收发器(SerDes)技术，先将串行信号恢复转换成并行信号，再通过多路高速信号发送器发送出去。

高速收发器是采用串行差分信号进行数据传输的高速接口电路，包含PMA(物理媒介适配层)和PCS(物理编码子层)两个子层。它是一种时分多路复用、点对点的通信技术，通过在发送端将低速并行信号转换成高速串行信号，经过传输介质(光缆或者铜线等)，在接收端将高速串行信号重新转换成低速并行信号。

如图1所示，在RX部分(接收端)，首先接收到的串行差分信号数据通过差分信号接口进入模拟前端电路，该模拟前端电路会调节输入信号的共模电平和进行终端阻抗匹配；串行信号之后会进入均衡电路，均衡电路主要是自适应的CTLE和DFE均衡器，用于消除信号的码间干扰，减小误码率；在均衡的同时，时钟恢复电路(CDR)会从接收的串行数据中将时钟的相位恢复出来提供给串并转换电路(SIPO)，后续的串并转换电路会将串行数据转换为并行数据；然后通过断点检测电路(Comma Detect)和解码电路(decoder)将数据识别和恢复成原始数据，同时在PCS(物理编码子层)中设置有弹性缓冲器(Elastic Buffer)，实现本地时钟和恢复时钟之间的数据同步，即用于纠正时钟。在TX部分(发送端)，并行数据首先会经过编码(encoder)，例如根据协议的不同有8b/10b、64b/66b、64b/67b、128b/130b等编码方式，再通过数据缓冲器(TX buffer)，然后进入并串转换器(PISO)，将并行数据转换成串行数据，且串行数据最后通过驱动电路以差分的形式发送出去，同时在驱动电路中会对将要发送的数据进行去加重。

由于高速串行信号收发系统可以是异步系统，RX端高速信号和RX接收器之间存在频差，怎么解决频差问题，一般协议中都会规定时钟纠正码，TX端需在数据流中定期的插入时钟纠正码，RX端在接收到时钟纠正码后根据具体情况在数据流程重复或删除时钟纠正码来消除频差问题。如图1所示，一路高速信号从RX接收端进来完成串并转换，断点对齐、解码、时钟纠正后将并行数据同步到本地时钟，再在从多个TX端发送出去。

因此，现有的技术先将高速信号先转换成和本地时钟同源的并行数据，在从TX端发送出去，在数据通路上的功能模块较多，引入的时延较大。现有的分路转发技术等于运用了一套完整的收发系统，涉及功能模块较多，设计复杂。同时，不同协议的编码方式、断点对齐码、时钟纠正码多种多样，难以做到通用。

基于上述原因，本发明提出一种通用的高速串行差分信号分路电路，可以不受协议的制约，完成任何协议高速信号的分路转发，可以解决现有技术时延大、设计复杂、通用性差问题。

发明内容