[发明专利]存储器存储装置及数据存取方法

说明书

本发明提供一种存储器存储装置，包括存储器阵列以及控制器电路。存储器阵列用以存储第一错误校正码及第一数据。控制器电路耦接至存储器阵列。控制器电路用以从存储器阵列读取第一数据，并且判断第一数据的错误比特是否为一或多个数据遮罩比特其中之一，以决定是否更新存储在存储器阵列中的第一错误校正码。控制器电路包括选择器元件。选择器元件耦接至存储器阵列。选择器元件从存储器阵列接收第一数据。第一数据没有经过错误校正程序。另外，一种数据存取方法亦被提出。

技术领域

本发明涉及一种存储器存储装置及数据存取方法。

背景技术

当动态随机存取存储器(Dynamic Random Access Memory，DRAM)在进行错误校正时，控制器电路会将原本读出的数据编码以产生错误校正码。在现有技术中，当动态随机存取存储器作写入遮罩(write mask)时，控制器电路必须将存储器晶胞(cell)的数据先读出，再进行数据校正，然后与下一笔要写入的数据得到新的错误校正码。这个流程需要将原本从晶胞读出的数据进行校正，所以控制器电路需要具备错误校正电路。错误校正电路一般占据较大的芯片面积，且控制器电路必须进行错误校正程序，会花费较多的存取时间。

发明内容

本发明提供一种存储器存储装置及数据存取方法，其数据存取流程简单，且存取速度较快。

本发明的存储器存储装置包括存储器阵列以及控制器电路。存储器阵列用以存储第一错误校正码及第一数据。控制器电路耦接至存储器阵列。控制器电路用以从存储器阵列读取第一数据，并且判断第一数据的错误比特是否为一或多个数据遮罩比特其中之一，以决定是否更新存储在存储器阵列中的第一错误校正码。控制器电路包括选择器元件。选择器元件耦接至存储器阵列。选择器元件从存储器阵列接收第一数据。第一数据没有经过错误校正程序。

在本发明的一实施例中，上述的控制器电路还包括错误校正码更新器。错误校正码更新器耦接至存储器阵列。错误校正码更新器用以依据征状比特及第二错误校正码来产生第三错误校正码，以更新第一错误校正码。比特确认电路耦接至错误校正码更新器。比特确认电路用以依据数据遮罩信号及征状比特来判断第一数据的错误比特是否为所述一或多个数据遮罩比特其中之一。若第一数据的错误比特为所述一或多个数据遮罩比特其中之一，比特确认电路输出致能信号以致能错误校正码更新器执行更新第一错误校正码操作。

本发明的数据存取方法，用于存储器存储装置。存储器存储装置包括存储器阵列。所述数据存取方法包括：依据数据遮罩信号来选择第一数据或第二数据作为写入数据，其中第一数据是从存储器阵列读取，且第一数据没有经过错误校正程序；依据数据遮罩信号及征状比特来判断第一数据的错误比特是否为一或多个数据遮罩比特其中之一；以及若第一数据的错误比特为所述一或多个数据遮罩比特其中之一，执行更新存储在存储器阵列中的错误校正码的操作。

基于上述，在本发明的实施例中，输入至选择器元件的第一数据没有经过错误校正程序，因此数据存取方法流程简单，且存取速度较快。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1示出本发明一实施例的存储器存储装置的概要示意图；

图2示出图1实施例的存储器存储装置的内部示意图；

图3示出本发明另一实施例的存储器存储装置的内部示意图；

图4示出本发明一实施例的错误校正码更新器的电路示意图；

图5示出本发明一实施例的比特确认电路的电路示意图；

图6示出本发明一实施例的数据存取方法的概要流程图。

附图标号说明：

100：存储器存储装置