[发明专利]一种射频毫米波亚采样级联的DAC反馈锁相环

权利要求书

1.一种射频毫米波亚采样级联的DAC反馈锁相环，其特征在于，包括：第一级锁相环(1)和第二级锁相环(2)，其中，所述第一级锁相环(1)包括分频模块(106)和数字模拟转换器(107)，所述分频模块(106)用于对输入信号进行分频，分频后的信号作为所述数字模拟转换器(107)的时钟信号，所述数字模拟转换器(107)作为反馈电路根据所述时钟信号输出第一反馈信号；所述第二级锁相环(2)的输入端与所述第一级锁相环(1)的输出端连接；

所述第一级锁相环(1)包括依次连接形成环路的第一亚采样鉴相器(101)、第一放大器(102)、第一电压/电流转换放大器(103)、第一低通滤波器(104)、第一压控振荡器(105)、所述分频模块(106)和所述数字模拟转换器(107)，其中，

所述第一亚采样鉴相器(101)用于根据外部的参考信号和所述数字模拟转换器(107)输出的所述第一反馈信号，产生第一相位差信号，所述第一相位差信号依次经过所述第一放大器(102)、所述第一电压/电流转换放大器(103)和所述第一低通滤波器(104)得到第一控制信号，所述第一控制信号调节所述第一压控振荡器(105)的输出信号频率；

所述第二级锁相环(2)包括依次连接形成环路的第二亚采样鉴相器(201)、第二放大器(202)、第二电压/电流转换放大器(203)、第二低通滤波器(204)和第二压控振荡器(205)，其中，

所述第二亚采样鉴相器(201)的输入端连接所述第一压控振荡器(105)的输出端；

所述第二亚采样鉴相器(201)用于根据所述第一压控振荡器(105)的输出信号和所述第二压控振荡器(205)输出的第二反馈信号，产生第二相位差信号，所述第二相位差信号依次经过所述第二放大器(202)、所述第二电压/电流转换放大器(203)和所述第二低通滤波器(204)得到第二控制信号，所述第二控制信号调节所述第二压控振荡器(205)的输出信号频率，所述第二压控振荡器(205)的输出信号作为所述DAC反馈锁相环的输出信号。

2.根据权利要求1所述的射频毫米波亚采样级联的DAC反馈锁相环，其特征在于，所述第一亚采样鉴相器(101)和所述第二亚采样鉴相器(201)的结构相同，均包括：第一NMOS管(Mn1)、第二NMOS管(Mn2)、第三NMOS管(Mn3)、第四NMOS管(Mn4)、第五NMOS管(Mn5)、第六NMOS管(Mn6)、第七NMOS管(Mn7)、第八NMOS管(Mn8)、第九NMOS管(Mn9)、第十NMOS管(Mn10)、第十一NMOS管(Mn11)、第十二NMOS管(Mn12)、第一电容(C1)、第二电容(C2)、第三电容(C3)、第四电容(C4)、第一选择器(MUX1)和第二选择器(MUX2)，其中，

所述第一NMOS管(Mn1)的源极作为第一输入端(In1)且连接所述第四NMOS管(Mn4)的源极，所述第一NMOS管(Mn1)的漏极连接所述第二NMOS管(Mn2)的源极，所述第一NMOS管(Mn1)的栅极作为第二输入端(In2)；

所述第二NMOS管(Mn2)的漏极分别连接所述第二NMOS管(Mn2)的源极以及所述第一选择器(MUX1)，所述第二NMOS管(Mn2)的栅极作为第三输入端(In3)，所述第一电容(C1)连接在所述第二NMOS管(Mn2)的漏极与接地端(GND)之间；

所述第三NMOS管(Mn3)的源极连接所述第五NMOS管(Mn5)的源极，所述第三NMOS管(Mn3)的漏极连接所述第二NMOS管(Mn2)的源极，所述第三NMOS管(Mn3)的栅极连接接地端(GND)；

所述第四NMOS管(Mn4)的漏极连接所述第五NMOS管(Mn5)的漏极，所述第四NMOS管(Mn4)的栅极连接接地端(GND)；

所述第五NMOS管(Mn5)的源极作为第四输入端(In4)且连接所述第七NMOS管(Mn7)的源极，所述第五NMOS管(Mn5)的漏极连接所述第六NMOS管(Mn6)的源极，所述第五NMOS管(Mn5)的栅极作为第五输入端(In5)；

所述第六NMOS管(Mn6)的漏极分别连接所述第六NMOS管(Mn6)的源极、以及所述第二选择器(MUX2)，所述第六NMOS管(Mn6)的栅极作为第六输入端(In6)，所述第二电容(C2)连接在所述第六NMOS管(Mn6)的漏极与接地端(GND)之间；

所述第七NMOS管(Mn7)的漏极连接所述第八NMOS管(Mn8)的源极，所述第七NMOS管(Mn7)的栅极作为第七输入端(In7)；

所述第八NMOS管(Mn8)的漏极分别连接所述第八NMOS管(Mn8)的源极以及所述第一选择器(MUX1)，所述第八NMOS管(Mn8)的栅极作为第八输入端(In8)，所述第三电容(C3)的连接在所述第八NMOS管(Mn8)的漏极与接地端(GND)之间；

所述第九NMOS管(Mn9)的源极作为第九输入端(In9)且连接所述第十一NMOS管(Mn11)的源极，所述第九NMOS管(Mn9)的漏极连接所述第八NMOS管(Mn8)的源极，所述第九NMOS管(Mn9)的栅极连接接地端(GND)；

所述第十NMOS管(Mn10)的源极连接所述第七NMOS管(Mn7)的源极，所述第十NMOS管(Mn10)的漏极连接所述第十一NMOS管(Mn11)的漏极，所述第十NMOS管(Mn10)的栅极连接接地端(GND)；

所述第十一NMOS管(Mn11)的漏极连接所述第十二NMOS管(Mn12)的源极，所述第十一NMOS管(Mn11)的栅极作为第十输入端(In10)；

所述第十二NMOS管(Mn12)的漏极分别连接所述第十二NMOS管(Mn12)的源极以及所述第二选择器(MUX2)，所述第十二NMOS管(Mn12)的栅极作为第十一输入端(In11)，所述第四电容(C4)连接在所述第十二NMOS管(Mn12)的漏极与接地端(GND)之间；

所述第一选择器(MUX1)和所述第二选择器(MUX2)均输入所述参考信号。