[发明专利]用于混合非易失性存储系统的系统和方法

说明书

本申请提供用于在非易失性存储系统提供灵活的纠错码(ECC)架构的系统、装置和方法。一种用于存储数据的方法可以包括：为要存储于非易失性存储设备中的一条数据生成第一ECC引擎标签，根据所述第一ECC引擎标签将该条数据路由到多种类型ECC编码器中的第一类型ECC编码器，并使用所述第一类型ECC编码器对该条数据进行编码以生成ECC码字以及将所述ECC码字发送到所述非易失性存储设备以进行存储。

技术领域

本发明涉及非易失性存储，特别涉及一种具有灵活纠错码(ECC)架构的非易失性存储系统。

背景技术

传统上，计算系统使用各种各样的非易失性存储设备来维护和存储数据和指令，例如，软盘、硬盘驱动器、磁带、光盘。最近，非易失性NAND存储设备已经在存储卡、

USB闪存驱动器和固态驱动器(SSD)中得到广泛使用。随着各种应用的巨大需求，已经开发出了不同种类的非易失性存储器。然而，每种非易失性存储器具有不同的特性，例如操作序列、接口吞吐量、访问延迟、P/E周期、耐久性、数据维持能力，以及原始比特误码率(其需要不同的ECC能力)。因此，本领域需要一种更稳健的ECC架构，其能够处理和利用不同种类的非易失性存储器(NVM)或具有不同品质的不同的NVM。

发明内容

本说明书所公开的主题涉及支持各种非易失性存储设备的系统、方法和装置，其也可以被称为非易失性存储器设备(NVM)，诸如NAND闪存(包括但不限于，单层单元(Single-Level Cell，SLC)/多层单元(Multi-Level Cell，MLC)/四层单元(Quad-LevelCell，QLC)等)和3DXpoint(3DXP)存储器)。每种不同类型的非易失性存储器可能表现出不同的特性，例如操作序列、接口吞吐量、访问延迟、编程/擦除(P/E)周期、耐久性、数据维持能力以及原始比特误码率(可能需要不同的ECC)能力)、编程写时间。此外，即使是相同类型的非易失性存储设备，由于诸如P/E周期的增加和不同页面/单元之间的干扰等不同因素，其特性也可能各不相同。通常，ECC引擎可以被设计为通过添加冗余信息(即奇偶校验)或者增加用户数据的容错性来保护用户数据(存储在介质中)免受损坏。不同的特性可能需要不同的ECC功能。例如，多比特单元(例如，TLC/QLC)NAND闪存可能需要高性能和智能ECC引擎以实现低数据故障率。另外，当NAND设备是“新(new)”时，原始比特误码率可能较低，并且ECC引擎可以在低功率模式下操作；当NAND设备变得“旧(old)”时，ECC引擎可能需要以高性能模式操作。

示例性的稳健的ECC系统需要考虑纠错能力、ECC延迟和功耗。当一个系统配备有高性能(低访问延迟、低原始比特误码率等)非易失性存储设备或高容量(高访问延迟、高原始比特误码率等)非易失性存储设备，或同时这两种非易失性存储器时，传统的ECC系统不能满足要求，但是根据本说明书的实施例可以提供统一的灵活ECC系统以适应所有不同的配置。例如，实施例中可以提供灵活或自适应ECC系统以解决高性能非易失性存储设备(例如，NVM(非易失性存储设备))、高容量NVM、低性能/品质NVM、任何未来出现的NVM和/或任何上述的组合。此外，实施例中可以提供对低延迟、高ECC纠错能力或该两者的简单优化。

在一些实施例中，可以在ECC处理器中实现多种类型的ECC编码器和解码器。例如，第一类型编码器和解码器可以被配置用于超低延迟和高吞吐量，第二类型编码器和解码器可以被配置用于平衡延迟和吞吐量，并且第三类型编码器和解码器可以被配置用于超高纠错能力和超高吞吐量。此外，用于其他目的其他类型的编码器和解码器也包括在内。任何类型的ECC编码器或解码器的组合或级联可以被视为多种类型的ECC编码器或解码器之一。在至少一些实施例中，存储器交叉开关矩阵(cross-bar)可以用于路由ECC码字。例如，在读取操作期间，存储器交叉开关矩阵可以用于通过利用ECC引擎标签将从NVM获取的ECC码字路由到相应的ECC解码器。