[发明专利]一种适用于以太网传输的速率控制装置

权利要求书

1.一种适用于以太网传输的速率控制装置，其特征在于：它包括中央控制单元(1)、速率控制单元(2)、SDRAM存储单元(3)、以太网接口单元(4)、键盘输入单元(5)、时钟单元(6)、电源电路(7)；

所述中央控制单元(1)接收所述键盘输入单元(5)用户输入的接口类型、接口速率后，计算生成速率控制表发送给所述速率控制单元(2)，实现接口速率控制；控制所述速率控制单元(2)并与所述以太网接口单元(4)的配合下实现不同接口类型和速率的模拟；所述速率控制单元(2)根据速率控制表计算生成发送/接收数据时钟频率，并控制发送/接收数据时隙，从而实现数据以太网传输的速率控制；

所述速率控制单元(2)包括：用于适配所述中央控制单元(1)CPU总线接口时序的CPU接口模块(21)，用于实现各种接口速率控制的速率控制模块(22)，用于实现与所述以太网接口单元(4)适配的以太网接口模块(23)，用于适配外部所述SDRAM存储单元(3)接口时序的SDRAM接口模块(24)，用于提高时钟频率的时钟倍频电路(25)；

所述速率控制模块(22)包括：用于缓存速率控制字的速率控制字表(221)，用于计算发送和接收速率时钟的时钟计算模块(222)，用于分解时钟频率的时钟分频模块(223)，用于生成发送和接收数据时钟的时钟生成模块(224)，用于读取所述SDRAM存储单元(3)中发送数据的发送数据读取模块(225)，用于防止突发性数据拥堵、缓冲发送数据的发送缓冲模块(226)，用于控制发送数据速率的发送控制模块(227)，用于控制接收数据速率的接收控制模块(228)，用于防止所述SDRAM存储单元(3)因操作数据量大而导致接收数据丢失的接收缓冲模块(229)，用于将接收到的数据写入所述SDRAM存储单元(3)的接收数据写入模块(2210)；

所述SDRAM存储单元(3)用于缓存各种接口的输入数据，防止各接口出现突发性大数据而无法及时发送导致掉包；

当所述SDRAM存储单元(3)有需要发送的数据时，所述发送数据读取模块(225)便将需要发送的数据搬入所述发送缓冲模块(226)中；所述中央控制单元(1)根据用户输入的接口类型和速率计算生成速率控制表，通过所述速率控制单元(2)中的所述CPU接口模块(21)将速率控制表传送给所述速率控制单元(2)中的所述速率 控制模块(22)；速率控制模块(22)中的所述速率控制字表(221)根据外部输入信息实时更新或缓存速率控制表；所述速率控制模块(22)中的所述时钟计算模块(222)获取所述速率控制字表(221)的信息后，根据主频时钟计算出相位累加值，然后将相位累加值带入直接数字式频率合成器中，通过直接数字式频率合成器生成发送数据所需的高倍时钟；所述时钟计算模块(222)输出的高倍时钟通过所述时钟分频模块(223)后，分频为占空比50％、频率与发送数据频率一致的数据时钟；所述时钟分频模块(223)送出的时钟通过时钟生成模块(224)后，产生高电平为一个主频宽度、频率与发送数据频率一致数据发送时钟；所述发送控制模块(227)在所述时钟生成模块(224)送出的发送时钟、线路允许发送使能的控制下输出所述发送缓冲模块(226)中的数据；

所述以太网接口单元(4)包括；用于完成以太网载波监听、冲突检测、编码转换功能的以太网控制器(41)，用于完成信号传输、阻抗匹配、电压隔离功能的以太网变压器(42)；

所述键盘输入单元(5)用于完成用户对接口类型输入、接口速率的输入，输入接口类型包括异步串口、同步数字口、群路A口、2M E1口，输入的速率包括0.3kbps、0.6kbps、1.2kbps、2.4kbps、4.8kbps、7.2kbps、9.6kbps、14.4kbps、16kbps、19.2kbps、32kbps、38.4kbps、57.6kbps、64kbps、115.2kbps、128kbps、230.4kbps、256kbps、512kbps、1024kbps、2048kbps；

所述时钟单元(6)用于提供装置工作时钟，时钟频率为22.1184MHz、32.768MHz和50MHz三种；

所述电源电路(7)用于实现将外部输入电源转换为装置内各集成电路所需电压。