[发明专利]纠错电路及其操作方法

说明书

本文所提供的可以是用于检测陷阱集的纠错电路和操作纠错电路的方法。纠错电路可以包括：校正子校验历史管理器，被配置为维持与迭代解码方案的一个或多个迭代相对应的校正子校验的历史；以及陷阱集检测器，被配置为将陷阱集确定策略与校正子校验的历史进行比较，以在纠错解码被执行时确定校正子校验的历史是否满足陷阱集确定策略的标准，并且当校正子校验的历史满足陷阱集确定策略时确定存在陷阱集，其中陷阱集确定策略与校正子向量的变化、UCN的数目以及UCN的数目的变化中的至少一个相关。

相关申请的交叉引用

本专利文件要求2018年10月12日提交的韩国专利申请号10-2018-0122071的优先权，其全部内容出于所有目的通过引用并入本文。

技术领域

本专利文件中公开的技术和实现一般地涉及纠错电路和操作纠错电路的方法。

背景技术

存储器系统可以包括存储介质，其临时或持久地在其中的存储器装置上存储数据。为了控制作为相邻存储器单元之间的干扰或在写入、读取、传输或处理期间发生的任何数据损坏的结果而可能已经发生的数据中的错误，存储器系统可以使用诸如纠错编码和解码之类的纠错技术来确保数据可靠性。可以以硬件和/或软件的形式实现纠错技术。例如，用于纠错的电路可以使用纠错码在存储器系统中执行编码和解码。

低密度奇偶校验(LDPC)码具有超过其他传统纠错码技术的性能，并且已被广泛使用在通信和其他系统中。利用其迭代解码方案，LDPC编码可以随着码长度的增加而改善纠错性能(例如，每比特的纠错能力)，而不会增加每比特的计算复杂度。

发明内容

可以在各种实施例中实现本专利文件中公开的技术，以提供在执行纠错解码时检测陷阱集的纠错电路以及操作纠错电路的方法。

所公开的技术的实施例可以提供用于基于迭代解码方案来执行纠错解码的纠错电路。该纠错电路可以包括：校正子校验历史管理器，被配置为维持与迭代解码方案的一个或多个迭代相对应的校正子校验的历史；以及陷阱集检测器，被配置为将陷阱集确定策略与校正子校验的历史进行比较，以在纠错解码被执行时确定校正子校验的历史是否满足陷阱集确定策略的标准，并且当校正子校验的历史满足陷阱集确定策略时确定存在陷阱集，其中陷阱集确定策略可以与校正子向量的变化、未满足的校验节点(UCN)的数目以及UCN的数目的变化中的至少一个相关。

所公开的技术的实施例可以提供操作纠错电路的方法，该纠错电路基于迭代解码方案执行纠错解码。该方法可以包括维持与迭代解码方案的一个或多个迭代相对应的校正子校验的历史，在纠错解码被执行时将陷阱集确定策略与校正子校验的历史进行比较，以校验校正子校验的历史是否满足陷阱集确定策略，并且当在最大迭代次数内校正子校验的历史满足陷阱集确定策略时，停止纠错解码，其中陷阱集确定策略可以与校正子向量的变化、未满足的校验节点(UCN)的数目以及UCN的数目的变化中的至少一个相关。

附图说明

图1是示出基于所公开的技术的实施例的纠错电路的图。

图2是示出奇偶校验矩阵的示例图。

图3是示出图2的奇偶校验矩阵作为Tanner图的图。

图4是用于解释使用图2的奇偶校验矩阵所计算出的校正子向量的示例图。

图5是用于解释在软判定解码中使用g个读取值生成初始值的过程的示例图。

图6是示出查找表的示例图。

图7是示出操作图1的纠错电路的方法的流程图。

图8是示出基于所公开的技术的实施例的陷阱集检测过程的流程图。

图9是示出基于所公开的技术的实施例的陷阱集确定策略的图。