[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：提供基底，第一区域基底表面高于第二区域基底表面，第二区域基底上形成有一个或多个堆叠的底部沟道叠层，第一区域基底上和第二区域底部沟道叠层上形成有一个或多个堆叠的顶部沟道叠层；形成栅极结构，第一区域栅极结构横跨顶部沟道叠层，第二区域栅极结构横跨顶部沟道叠层和底部沟道叠层；刻蚀第一区域栅极结构两侧的顶部沟道叠层、以及第二区域栅极结构两侧的顶部沟道叠层和底部沟道叠层，在第一区域顶部沟道叠层中第一凹槽，在第二区域顶部沟道叠层和底部沟道叠层中形成第二凹槽；在第一凹槽和第二凹槽中形成源漏掺杂层。本发明满足不同电路中对具有不同性能的器件的需求。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不不断缩短晶体管的沟道长度。

晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。然而，随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生，使晶体管的沟道漏电流增大。

因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，满足不同电路中对具有不同性能的器件的需求。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成第一器件的第一区域和用于形成第二器件的第二区域，所述第一区域的基底表面高于所述第二区域的基底表面，所述第二区域的基底上形成有一个或多个堆叠的底部沟道叠层，所述第一区域基底上和第二区域的底部沟道叠层上形成有一个或多个堆叠的顶部沟道叠层，每一个所述底部沟道叠层或顶部沟道叠层均包括牺牲层以及位于所述牺牲层上的沟道层；形成栅极结构，所述第一区域的栅极结构横跨所述顶部沟道叠层且覆盖所述顶部沟道叠层的部分顶部和部分侧壁，所述第二区域的栅极结构横跨所述顶部沟道叠层和底部沟道叠层，且覆盖所述顶部沟道叠层的部分顶部和部分侧壁、以及所述底部沟道叠层的部分侧壁；刻蚀所述第一区域栅极结构两侧的顶部沟道叠层、以及所述第二区域栅极结构两侧的顶部沟道叠层和底部沟道叠层，在所述第一区域栅极结构两侧的顶部沟道叠层中形成露出所述基底的第一凹槽，在所述第二区域栅极结构两侧的顶部沟道叠层和底部沟道叠层中形成露出所述基底的第二凹槽；在所述第一凹槽和第二凹槽中形成源漏掺杂层。

相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括用于形成第一器件的第一区域和用于形成第二器件的第二区域，所述第一区域的基底表面高于所述第二区域的基底表面；底部沟道结构层，位于所述第二区域的基底上且与所述基底间隔设置；顶部沟道结构层，位于所述第一区域的基底、以及所述第二区域的底部沟道结构层上，顶部沟道结构层与所述第一区域的基底间隔设置、还与第二区域的底部沟道结构层间隔设置；其中，所述底部沟道结构层或顶部沟道结构层均包括一个或多个间隔设置的沟道层；金属栅结构，包围所述沟道层，且位于所述第一区域的金属栅结构横跨所述顶部沟道结构层且覆盖所述顶部沟道结构层的部分顶部，位于所述第二区域的金属栅结构横跨所述顶部沟道结构层和底部沟道结构层且覆盖所述顶部沟道结构层的部分顶部；源漏掺杂层，位于所述第一区域金属栅结构两侧的顶部沟道结构层中、以及所述第二区域金属栅结构两侧的顶部沟道结构层和底部沟道结构层中。