[发明专利]一种双芯片程序更新装置及方法

说明书

本发明公开了一种双芯片程序更新装置及方法，其能够避免芯片间数据透传引入的时间延迟以及可能的数据传输解析错误。一种双芯片程序更新装置，包括：第一芯片、第二芯片及外扩存储器；还包括：第一缓冲电路，其连接于第一芯片和外扩存储器之间；第二缓冲电路，其连接于第二芯片和外扩存储器之间；在第一芯片更新状态时，第一芯片通过第一缓冲电路和外扩存储器连通以获取需要更新的程序数据，第二芯片和外扩存储器断开；在第二芯片更新状态时，第二芯片通过第二缓冲电路和外扩存储器连通以获取需要更新的程序数据，第一芯片和外扩存储器断开；双芯片程序更新装置还包括用于在第一芯片更新状态和第二芯片更新状态之间切换的非门电路。

技术领域

本发明属于嵌入式系统技术领域，涉及一种双芯片程序更新装置及方法。

背景技术

为了存储运行数据或可靠升级程序，嵌入式平台中一般会使用外扩Flash作为非易失性存储设备。通用型平台中包含一个主控芯片和一个外扩Flash，有的也会扩展并口外扩SDRAM。常用的方案是一个主控芯片与一个外扩Flash进行数据交互或者程序升级。图1示出了现有技术中的一种常规的外扩Flash使用方式，在该系统中，若芯片2若需要升级程序，则需要通过芯片1读取外扩Flash 3的数据然后再传递给芯片2，时间上延迟较多且传递过程易出现数据干扰或解析问题。

发明内容

为了解决上述技术问题，本发明的目是提供一种双芯片程序更新装置及方法，其能够避免芯片间数据透传引入的时间延迟以及可能的数据传输解析错误。

为达到上述目的，本发明采用的一种技术方案为：

一种双芯片程序更新装置，包括：第一芯片、第二芯片及用于存储需要更新的程序数据的外扩存储器；所述双芯片程序更新装置还包括：

第一缓冲电路，其连接于所述第一芯片和所述外扩存储器之间；

第二缓冲电路，其连接于所述第二芯片和所述外扩存储器之间；

所述双芯片程序更新装置具有第一芯片更新状态和第二芯片更新状态，当所述双芯片程序更新装置在所述第一芯片更新状态时，所述第一芯片通过所述第一缓冲电路和所述外扩存储器连通以获取所述需要更新的程序数据，所述第二芯片和所述外扩存储器断开；当所述双芯片程序更新装置在所述第二芯片更新状态时，所述第二芯片通过所述第二缓冲电路和所述外扩存储器连通以获取所述需要更新的程序数据，所述第一芯片和所述外扩存储器断开；

所述双芯片程序更新装置还包括用于在所述第一芯片更新状态和所述第二芯片更新状态之间切换的非门电路。

具体地，第一芯片及第二芯片为微控制器、数字处理器、单片机中的一种；外部存储器为外扩Flash；第一缓冲电路和第二缓冲电路分别为逻辑控制芯片；非门电路为非门逻辑IC。

在一些实施例中，所述第一芯片、所述第一缓冲电路和所述第二缓冲电路分别具有OE管脚，所述第一芯片的OE管脚连接于所述第一缓冲电路的OE管脚，所述非门电路连接于所述第一芯片的OE管脚和所述第二缓冲电路的OE管脚之间。

在一些实施例中，所述第一芯片、所述第二芯片及所述外扩存储器分别具有SPI接口，各所述SPI接口分别包括MISO连接端口、MOSI连接端口、CLK连接端口及Slave_Set连接端口；所述第一芯片的CLK连接端口和Slave_Set连接端口连接于所述第一缓冲电路，所述第二芯片的CLK连接端口和Slave_Set连接端口连接于所述第二缓冲电路，所述外扩存储器的CLK连接端口和Slave_Set连接端口均连接于所述第一缓冲电路和所述第二缓冲电路。利用第一缓冲电路和第二缓冲电路仅连接芯片和外扩存储器的CLK连接端口及Slave_Set连接端口，可以减少逻辑控制芯片的使用，降低通讯线路的延迟。