[发明专利]多处理器片上系统MPSOC的数据解析方法及系统

权利要求书

1.一种MPSOC的数据解析方法，其特征在于，所述方法包括：

差分输入时钟缓冲器IBUFDS对差分输入的第一电信号和第二电信号进行转换处理，得到单端信号；

全局时钟缓冲器BUFG对所述单端信号进行同步处理，得到无延迟的单端信号；

锁相环PLL对所述无延迟的单端信号进行处理，得到7倍频的第一时钟信号；

通过所述7倍频的第一时钟信号，对数据进行采集；

其中，所述锁相环PLL对所述无延迟的单端信号进行处理，得到7倍频的第一时钟信号之后，还包括：

锁相环PLL对所述无延迟的单端信号进行处理，得到7倍频的第一时钟信号的同时，还得到第二时钟信号；

通过所述第二时钟信号的上升沿，对输入到IDELAY3或者FIFO的原始数据进行对齐，得到所述数据。

2.根据权利要求1所述的方法，其特征在于，所述第一时钟信号和所述第二时钟信号为同源时钟信号。

3.根据权利要求1所述的方法，其特征在于，所述通过所述7倍频的第一时钟信号，对数据进行采集具体包括：

通过所述7倍频的第一时钟信号的下降沿，对所述数据进行采集。

4.根据权利要求1所述的方法，其特征在于，所述7倍频的第一时钟信号的占空比为4:3。

5.根据权利要求1所述的方法，其特征在于，所述PLL包括鉴频鉴相器PFD、低通滤波器LPF、压控振荡器VCO和反馈分频器；

所述PFD的输出端连接至所述LPF的输入端，所述LPF的输入端连接至所述VCO的输入端，所述VCO的输出端连接至所述反馈分频器的输入端，所述反馈分频器的输出端连接至所述PFD。

6.根据权利要求5所述的方法，其特征在于，所述PFD包括第一触发器、第二触发器、延迟元件、与门、反相器、NMOS管和PMOS管；

所述第一触发器的时钟端分别连接至所述第二触发器的时钟端和所述延迟元件的第一端，所述第一触发器的输出端分别连接至所述反相器的输入端和所述与门的第一输入端，所述第二触发器的输出端分别连接至所述与门的第二输入端和NMOS管的栅极，所述NMOS管的漏极连接至所述PMOS管的漏极，所述NMOS管的栅极连接至所述反相器的输出端，所述与门的输出端连接至所述延迟元件的第二端。

7.一种MPSOC的数据解析系统，其特征在于，所述系统包括：

差分输入时钟缓冲器IBUFDS，所述IBUFDS用于对差分输入的第一电信号和第二电信号进行转换处理，得到单端信号；

全局时钟缓冲器BUFG，所述BUFG用于对所述单端信号进行同步处理，得到无延迟的单端信号；

锁相环PLL，所述PLL用于对所述无延迟的单端信号进行处理，得到7倍频的第一时钟信号；然后通过所述7倍频的第一时钟信号，对数据进行采集；

其中，对所述无延迟的单端信号进行处理，得到7倍频的第一时钟信号的同时，还得到第二时钟信号；

通过所述第二时钟信号的上升沿，对输入到IDELAY3或者FIFO的原始数据进行对齐，得到所述数据。

8.根据权利要求7所述的系统，其特征在于，所述第一时钟信号和所述第二时钟信号为同源时钟信号。