[发明专利]集成ESD保护的屏蔽栅沟槽MOSFET及制造方法

权利要求书

1.一种集成ESD保护的屏蔽栅沟槽MOSFET，包括N型外延层(2)；所述N型外延层(2)位于N型衬底(1)之上，其特征在于：N型外延层(2)上开设有第一沟槽(4.1)、第二沟槽(4.2)和第三沟槽(4.3)，其中，第一沟槽(4.1)、第二沟槽(4.2)和第三沟槽(4.3)内分别填充有第一多晶硅栅(8.1)、第二多晶硅栅(8.2)和第三多晶硅栅(8.3)，其中，第一多晶硅栅(8.1)和第二多晶硅栅(8.2)被内衬层(5)包围，第一多晶硅栅(8.1)和第二多晶硅栅(8.2)和第三多晶硅栅(8.3)在芯片内部相互连接；

位于第一多晶硅栅(8.1)、第二多晶硅栅(8.2)上方的第一沟槽(4.1)内分别设有第二层多晶硅(10)，位于第二层多晶硅(10)的侧壁、第一沟槽(4.1)的侧部区域的第一沟槽(4.1)与第二沟槽(4.2)之间分别设有栅氧化层(9)，栅氧化层(9)与N型外延层(2)之间填充有N型重掺杂区(12)和P型轻掺杂体区(11)，其中，N型重掺杂区(12)位于P型轻掺杂体区(11)之上；

所述第三多晶硅栅(8.3)顶部延伸至第三沟槽(4.3)外部，位于第三沟槽(4.3)内的第三多晶硅栅外围亦通过内衬层(5)位于第三沟槽(4.3)内，第三多晶硅栅(8.3)的顶部亦设有被所述栅氧化层(9)，且位于第三多晶硅栅(8.3)顶部的栅氧化层(9)与内衬层(5)接触并对第三多晶硅栅(8.3)包围；

所述第三沟槽(4.3)处的内衬层(5)水平向外延伸并止于所述第二沟槽(4.2)的边缘，位于第三沟槽(4.3)外部的内衬层(5)下方填充有硬掩模层(3)并通过该硬掩模层(3)置于N型外延层(2)之上；

所述第三沟槽(4.3)侧部的内衬层(5)之上设有被绝缘层包围的ESD保护二极管；所述栅氧化层之上设有介质层(14)；

还包括源极金属片(15.1)，源极金属片(15.1)位于介质层(14)之上并延伸出两端，其中一端贯穿硬掩模层(14)、栅氧化层(9)后进入第一多晶硅栅(8.1)、第二多晶硅栅(8.2)或第三多晶硅栅(8.3)内，另一端贯穿硬掩模层(14)、栅氧化层(9)后进入P型轻掺杂体区(11)内；

还包括两个ESD保护二极管连接金属层，两个ESD保护二极管连接金属层分别贯穿硬掩模层后与ESD保护二极管的两极连接。

2.如权利要求1所述的集成ESD保护的屏蔽栅沟槽MOSFET，其特征在于：所述第一多晶硅栅(8.1)和第二多晶硅栅(8.2)和第三多晶硅栅(8.3)均为N型重掺杂，掺杂物为磷原子或者砷原子或者锑原子，掺杂浓度为每平方厘米1E15至2E16个。

3.如权利要求1所述的集成ESD保护的屏蔽栅沟槽MOSFET，其特征在于：所述第一层多晶硅(7)为P型轻掺杂，掺杂物为硼原子，掺杂浓度为每平方厘米1E14至1E15个。

4.如权利要求1所述的集成ESD保护的屏蔽栅沟槽MOSFET，其特征在于：所述第二层多晶硅(10)为N型重掺杂，掺杂物为磷原子或者砷原子或者锑原子，掺杂浓度为每平方厘米1E15至2E16个。

5.如权利要求1所述的集成ESD保护的屏蔽栅沟槽MOSFET，其特征在于：所述ESD保护二极管由P型轻掺杂的第一层多晶硅(7)和N型重掺杂的第一层多晶硅(13)构成，其中，P型轻掺杂的第一层多晶硅(7)位于N型重掺杂的第一层多晶硅(13)的中间，且P型轻掺杂的第一层多晶硅和N型重掺杂的第一层多晶硅通过所述绝缘层包围，所述绝缘层为栅氧化层(7)；两个ESD保护二极管连接金属层分别贯穿介质层(14)、栅氧化层9)后分别进入P型轻掺杂的第一层多晶硅两端的N型重掺杂的第一层多晶硅(13)内。

6.如权利要求1所述的集成ESD保护的屏蔽栅沟槽MOSFET，其特征在于：所述内衬层(5)为氧化硅或氮化硅，或氧化硅和氮化硅形成的叠加层；所述栅氧化层(9)为氧化硅。