[发明专利]半导体存储装置

说明书

实施方式提供一种能够提高动作可靠性的半导体存储装置。实施方式的半导体存储装置具备：衬底(100)；多个导电层(31)，在衬底(100)的上方在Z方向上积层；芯绝缘层(42A、42B)，在多个导电层(31)内在Z方向上延伸；半导体层(41)，配置在芯绝缘层(42A、42B)与多个导电层(31)之间；及电荷储存层(40B)，配置在半导体层(41)与多个导电层(31)之间。芯绝缘层(42A、42B)具有：芯绝缘层(42A)，配置在衬底(100)侧，且包含多晶硅氮烷；及芯绝缘层(42B)，配置在芯绝缘层(42A)的与衬底(100)相反一侧。

[相关申请]

本申请享有以日本专利申请2019-49082号(申请日：2019年3月15日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

三维地排列有存储单元的半导体存储装置已众所周知。

发明内容

实施方式提供一种能够提高动作可靠性的半导体存储装置。

实施方式的半导体存储装置具备：基础层；多个导电层，在所述基础层的上方在第1方向上积层；绝缘层，在所述多个导电层内在所述第1方向上延伸；半导体层，配置在所述绝缘层与所述多个导电层之间；及电荷储存层，配置在所述半导体层与所述多个导电层之间；所述绝缘层具有：第1绝缘层，配置在所述基础层侧，且包含多晶硅氮烷；及第2绝缘层，配置在所述第1绝缘层的与所述基础层相反一侧。

附图说明

图1是第1实施方式的半导体存储装置的框图。

图2是与第1实施方式的半导体存储装置的块对应的电路图。

图3是示意性观察第1实施方式的半导体存储装置的存储单元阵列所得的立体图。

图4是从上方观察第1实施方式的半导体存储装置的存储单元阵列的布局所得的俯视图。

图5是沿着图4中的A1-A2线的剖视图。

图6是第1实施方式的半导体存储装置的存储柱部分的剖视图。

图7～图9是第1实施方式的半导体存储装置的各制造步骤中沿着A1-A2线所得的结构的剖视图。

图10～图15是第1实施方式的半导体存储装置的各制造步骤中的存储柱形成区域的剖视图。

图16是第2实施方式的半导体存储装置的存储柱的剖视图。

图17是第2实施方式的半导体存储装置的各制造步骤中沿着A1-A2线所得的结构的剖视图。

图18～图24是第2实施方式的半导体存储装置的各制造步骤中的存储柱形成区域的剖视图。

具体实施方式

以下，参照附图对实施方式进行说明。在以下说明中，对具有相同功能及构成的构成要素，标注共通的参照符号。另外，以下所示的各实施方式例示用来实现该实施方式的技术性思想的装置或方法，而并非将构成零件的材质、形状、结构、配置等确定为如下所述。

各功能块可作为硬件及计算机软件中的任一种或组合两种实现。各功能块不必像以下示例那样区分。例如，一部分功能也可由与例示的功能块不同的功能块执行。进而，例示的功能块也可分割成更细小的功能子块。此处，作为非易失性半导体存储装置，列举在半导体衬底的上方积层存储单元晶体管而成的三维积层型NAND(Not-And，与非)型闪速存储器为例进行说明。

1.第1实施方式

以下，对第1实施方式的半导体存储装置进行说明。