[发明专利]半导体器件及其结边缘区

说明书

本申请是一种半导体器件及其结边缘区，所述结边缘区包括同导体类型叠层结构的半导体衬底及其上方的外延层，半导体衬底及外延层之间设有多数个间隔设置有浮空区，外延层邻接有源区部位的表面设有过渡区，半导体衬底另设有半导体区。本申请将浮空区埋于所述半导体器件中，以分散外加电压降低电场集中之外，较能避免表面电荷改变了结边缘的电场分布而导致击穿电压的改变，进而提升器件的可靠性和一致性。

技术领域

本申请涉及半导体器件，特别是关于高压和/或功率器件的半导体器件及结边缘区。

背景技术

功率半导体器件的有源区(也称元胞区)和划片槽之间是器件的结边缘区(结边缘也称终端区)。当器件有外加电压时，结边缘区将承受全部外加电压，因此，结边缘区的耐压特性影响了器件的耐压特性。根据器件击穿电压等级的不同，结边缘的结构也有多种多样，目前普遍采用的结边缘是采用场限环(Field Limiting Ring，简称FLR)的技术。场限环是在扩散形成PN主结的同时，在其周围做同样掺杂的一个或多个环，使得外加电压分配到主结和环与衬底构成的PN结上，降低主结表面的电场集中，提高器件的击穿电压。

随着器件耐压等级的提高，场限环的尺寸和掺杂的设计要求也愈加严苛。影响结边缘区耐压的因素多种多样，其主要的影响因素包括衬底的掺杂浓度、场限环的结深、场限环的窗口尺寸、环与环之间的间距以及表面电荷…等等。特别是表面存在的强电场使得器件鲁棒性与可靠性严重受限，同时在器件制造的过程中极容易引入表面电荷，这些电荷的存在改变了结边缘的电场分布而导致击穿电压的改变，使得器件的可靠性和一致性降低。

发明内容

为了解决上述技术问题，本申请的目的在于，提供一种半导体器件及其结边缘区，以降低表面电荷对击穿电压的影响。

本申请的目的及解决其技术问题是采用以下技术方案来实现的。

依据本申请提出的一种半导体器件的结边缘区，所述结边缘区包括第一导电类型的半导体衬底；第一导电类型的外延层，邻接设置在所述半导体衬底的上方；第二导电类型的过渡区，设置在所述外延层表面邻接有源区的部位；第二导电类型的多数个浮空区，分隔设置于所述半导体衬底邻接所述外延层的部位分隔设置于所述半导体衬底与所述外延层之间；绝缘介质，设置于所述外延层表面；以及，第一半导体区，设置于所述半导体衬底的底部。

本申请解决其技术问题还可采用以下技术措施进一步实现。

在本申请的一实施例中，绝缘介质的厚度依据设计需求而定，并且为局部性覆盖或完全不覆盖所述有源区跟场截止区。

在本申请的一实施例中，还包括多数个浮空场限环，所述多数个浮空场限环分隔设置于所述外延层表面。

在本申请的一实施例中，所述绝缘介质是覆盖部分的所述多数个浮空场限环。

在本申请的一实施例中，所述绝缘介质是覆盖全部的所述多数个浮空场限环。

在本申请的一实施例中，所述多数个浮空区与所述多数个浮空场限环的位置以垂直方向相对应。

在本申请的一实施例中，所述多数个浮空区与所述多数个浮空场限环的位置以垂直方向交错配置。

在本申请的一实施例中，所述多数个浮空区与所述多数个浮空场限环之间，以垂直方向的部分位置对应配置，部分位置为交错配置。

在本申请的一实施例中，所述多数个浮空区与所述多数个浮空场限环的数量为相同或相异。

在本申请的一实施例中，所述多数个浮空区与所述多数个浮空场限环为全部相连接或部分相连接。

在本申请的一实施例中，所述绝缘介质的材质可选择性的采用包括二氧化硅或苯环丁烯(BCB)或聚酰亚胺(PI)、二氧化硅与其它物质的复合层，例如二氧化硅与氮化硅的复合层、二氧化硅与聚酰亚胺(PI)的复合层…等绝缘材料。