[发明专利]包括沟道结构的半导体器件

说明书

本公开提供了包括沟道结构的半导体器件。一种半导体器件可以包括基板和堆叠结构，在该堆叠结构中多个绝缘层和多个互连层交替地堆叠在基板上。隔离区域可以在第一方向上与堆叠结构交叉。多个第一结构可以在垂直于第一方向的第二方向上延伸到堆叠结构中。多个第一图案可以在隔离区域中在第二方向上延伸到堆叠结构中。所述多个第一图案的底部可以比所述多个沟道结构的底部在第二方向上更远离基板的上表面。

技术领域

本公开的各方面涉及半导体器件。

背景技术

随着半导体器件正变得日益集成，在其中可形成沟道结构的沟道孔的高宽比正逐渐增大。高宽比可以是沟道孔的深度相对于沟道孔的直径的比率。高宽比的增大会增加垂直地形成沟道孔的难度。例如，单元块的边缘处的沟道孔会易受工艺缺陷诸如弯曲和/或未开口(not opening)的影响。

发明内容

本公开的发明构思旨在提供具有提高的批量生产效率和提高的集成的半导体器件，这会是有利的。这里公开的发明构思涉及形成这样的半导体器件的方法。

根据一些示例实施方式，提供一种半导体器件，该半导体器件包括基板和堆叠结构，该堆叠结构包括交替地堆叠在基板上的多个绝缘层和多个互连层。隔离区域可以在第一方向上与堆叠结构交叉。多个第一沟道结构可以在垂直于第一方向的第二方向上延伸到堆叠结构中。多个第一图案可以在隔离区域中在第二方向上延伸到堆叠结构中。所述多个第一图案的底部可以比所述多个第一沟道结构的底部在第二方向上更远离基板的上表面。

根据一些示例实施方式，提供一种半导体器件，该半导体器件包括具有第一区域和与第一区域相邻的第二区域的基板。第一堆叠结构可以在基板上，在该第一堆叠结构中多个绝缘层和多个模层(或虚设层)交替地堆叠在第二区域中。隔离区域可以在第一方向上与第一堆叠结构交叉。多个虚设沟道结构可以在垂直于第一方向的第二方向上延伸到第一堆叠结构中。多个虚设图案可以在第二方向上延伸到第一堆叠结构中并在隔离区域中。所述多个虚设图案的底部可以比所述多个虚设沟道结构的底部在第二方向上更远离基板的上表面。

根据一些示例实施方式，提供一种半导体器件，该半导体器件包括下部堆叠结构，在该下部堆叠结构中多个下部绝缘层和多个下部互连层交替地堆叠在基板上。该半导体器件还可以包括上部堆叠结构，在该上部堆叠结构中多个上部绝缘层和多个上部互连层交替地堆叠，并且上部堆叠结构可以在下部堆叠结构上。多个沟道结构可以延伸穿过上部堆叠结构并延伸到下部堆叠结构中，并且可以在垂直于基板的上表面的第二方向上延伸。隔离区域可以在垂直于第二方向的第一方向上与上部堆叠结构和下部堆叠结构交叉。多个下部图案可以在隔离区域中并可以延伸到下部堆叠结构中。多个上部图案可以在隔离区域中并可以延伸到上部堆叠结构中。所述多个下部图案的底部可以比所述多个沟道结构的底部在第二方向上更远离基板的上表面。

附图说明

图1和图2是剖视图，图3是布局图或平面图，用于描述根据本发明构思的示例实施方式的半导体器件。图1是沿着图3的线I-I'截取的剖视图，图2是沿着图3的线II-II'截取的剖视图。

图4至图7是详细示出图3的部分E4和E5的放大图。

图8是详细示出图1的部分E1的放大图，图9是示出图8的主要配置的水平剖视图。

图10是详细示出图2的部分E2的放大图，图11是示出图10的主要配置的水平剖视图。

图12是详细示出图2的部分E3的放大图。

图13是沿着图3的线I-I'截取的剖视图，用于描述根据本发明构思的示例实施方式的半导体器件。

图14是沿着图3的线I-I'截取的剖视图，用于描述根据本发明构思的示例实施方式的半导体器件。

图15是沿着图3的线II-II'截取的剖视图。