[发明专利]半导体装置在审
| 申请号： | 201910739340.9 | 申请日： | 2019-08-12 |
| 公开（公告）号： | CN111696966A | 公开（公告）日： | 2020-09-22 |
| 发明（设计）人： | 志村昌洋;野口充宏 | 申请（专利权）人： | 东芝存储器株式会社 |
| 主分类号： | H01L23/64 | 分类号： | H01L23/64;H01L49/02 |
| 代理公司： | 北京律盟知识产权代理有限责任公司 11287 | 代理人： | 杨林勳 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | |||
| 搜索关键词： | 半导体 装置 | ||
根据一实施方式，半导体装置具备：第1导电型的第1半导体层(10)，设定为第1电位；第2导电型的第2半导体层(20)，积层在第1半导体层(10)，且设定为第2电位；层间绝缘膜(40)，配置在第2半导体层(20)的主面；电阻体(30)，介隔第2半导体层(20)及层间绝缘膜(40)配置在第1半导体层(10)的上方；以及电源端子(50)，与第2半导体层(20)电连接。
本申请案以2019年3月15日申请的现有日本专利申请案第2019-048013号及2019年6月17日申请的现有日本专利申请案第2019-111760号的优先权的利益为基础，且追求其利益，其全部内容通过引用而包含在本文中。
技术领域
本发明的实施方式涉及一种包含电阻体的半导体装置。
背景技术
在半导体衬底形成着半导体集成电路的半导体装置中，存在将半导体装置的内部产生的高电压用于半导体集成电路的情况。例如，在具有非易失性半导体存储元件的半导体装置中，在动作时10V～35V左右的高电压在半导体装置产生。在使用这样的高电压的条件之下，使用电阻值高、且耐压高的电阻体。为了获得稳定的输出，需要被施加高电压的电阻体的电阻值稳定。
发明内容
本发明的实施方式提供一种抑制被施加高电压的电阻体的电阻值的变动的半导体装置。
实施方式的半导体装置具备：第1导电型的第1半导体层，设定为第1电位；第2导电型的第2半导体层，积层在第1半导体层，且设定为第2电位；层间绝缘膜，配置在第2半导体层的主面；电阻体，介隔第2半导体层及层间绝缘膜配置在第1半导体层的上方；以及电源端子，与第2半导体层电连接。
根据所述构成，能够提供一种抑制被施加高电压的电阻体的电阻值变动的半导体装置。
附图说明
图1是表示第1实施方式的半导体装置的构成的示意性的剖视图。
图2是表示第1实施方式的半导体装置的构成的示意性的俯视图。
图3是表示比较例的半导体装置的构成的示意性的剖视图。
图4是表示施加至电阻体的电压与电阻体的电阻值的变动的关系的曲线图。
图5是表示电阻体的电位与电阻体的电阻值的变动的关系的曲线图。
图6是将第1实施方式的半导体装置与比较例的半导体装置的电阻体的电阻值变动进行比较的曲线图。
图7是用来说明第1实施方式的半导体装置的制造方法的示意性的步骤剖视图(其1)。
图8是用来说明第1实施方式的半导体装置的制造方法的示意性的步骤剖视图(其2)。
图9是用来说明第1实施方式的半导体装置的制造方法的示意性的步骤剖视图(其3)。
图10是用来说明第1实施方式的半导体装置的制造方法的示意性的步骤剖视图(其4)。
图11A是用来说明第1实施方式的半导体装置的制造方法的示意性的步骤剖视图(其5)。
图11B是用来说明第1实施方式的半导体装置的制造方法的示意性的步骤剖视图(其6)。
图12A是用来说明第1实施方式的半导体装置的制造方法的示意性的步骤剖视图(其7)。
图12B是用来说明第1实施方式的半导体装置的制造方法的示意性的步骤剖视图(其8)。
图13A是用来说明第1实施方式的半导体装置的制造方法的示意性的步骤剖视图(其9)。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于东芝存储器株式会社，未经东芝存储器株式会社许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/pat/books/201910739340.9/2.html，转载请声明来源钻瓜专利网。
- 上一篇：半导体装置
- 下一篇：电子设备及其控制方法
