[发明专利]半导体器件及其制造方法

说明书

本申请公开了一种半导体器件及其制造方法，属于半导体技术领域。所述半导体器件沿半导体器件的厚度方向，依次包括底层、隔离层以及图形层；图形层包括顶层结构、第一N型区域、第一栅极、第二栅极、P型阱、N型漂移区域以及第二N型区域；沿半导体器件的宽度方向，第一栅极和第二栅极相对设置，第一N型区域、P型阱、N型漂移区域以及第二N型区域位于第一栅极和第二栅极之间；第一N型区域、P型阱、N型漂移区域以及第二N型区域沿半导体器件的长度方向依次设置。本申请通通过并列设置第一栅极和第二栅极，降低了半导体器件的阈值电压；同时，通过设置隔离层增加了半导体器件的防漏电能力。

技术领域

本申请涉及半导体技术领域，具体涉及一种半导体器件及其制造方法。

背景技术

在半导体集成电路中，以双扩散场效应晶体管为基础的电路称为双重扩散金属氧化物半导体(Double-diffused Metal Oxide Semiconductor，DMOS)，利用两种杂质原子的侧向扩散速度差，形成自对准的亚微米沟道，可以达到较高的工作频率和速度。

相关技术中，DMOS器件通常设置有N型漂移区域(N Drift)以增加半导体器件的工作电压(V_DD)，然而随着V_DD的增加，造成了DMOS器件的漏电问题，同时也导致DMOS器件的阈值电压(V_t)较高。

发明内容

本申请实施例提供了一种半导体器件及其制造方法，可以解决相关技术中提供的半导体器件阈值电压较高且有漏电现象的问题。

一方面，本申请实施例提供了一种半导体器件，包括：

沿所述半导体器件的厚度方向，依次包括底层、隔离层以及图形层；

所述图形层包括顶层结构、第一N型区域、第一栅极、第二栅极、P型阱、N型漂移区域以及第二N型区域；

沿所述半导体器件的宽度方向，所述第一栅极和所述第二栅极相对设置，所述第一N型区域、所述P型阱、所述N型漂移区域以及所述第二N型区域位于所述第一栅极和所述第二栅极之间；

所述第一N型区域、所述P型阱、所述N型漂移区域以及所述第二N型区域沿所述半导体器件的长度方向依次设置。

在一个可选的实施例中，所述隔离层包括氧化硅层。

在一个可选的实施例中，所述顶层结构包括硅顶层结构，所述底层包括硅底层。

一方面，本申请实施例提供了一种半导体器件的制造方法，所述方法包括：

提供一衬底，沿所述衬底的厚度方向，所述衬底依次包括底层、隔离层和顶层；

沿所述衬底的长度方向，依次进行第一离子注入和第二离子注入，在所述顶层依次分别形成P型阱和N型漂移区域；

对所述顶层通过刻蚀工艺形成第一沟道和第二沟道，所述第一沟道和所述第二沟道沿所述衬底的宽度方向依次位于所述P型阱和所述N型漂移区域的两侧；

在所述第一沟道填充多晶硅，形成第一栅极，在所述第二沟道填充多晶硅，形成第二栅极；

沿所述衬底的长度方向，在靠近所述第一栅极和所述第二栅极的区域对所述顶层进行第三离子注入，形成第一N型区域；

沿所述衬底的长度方向，在靠近所述N型漂移区域的区域对所述顶层进行第四离子注入，形成第二N型区域，所述顶层除所述第一N型区域、所述第一栅极、所述第二栅极、所述P型阱、所述N型漂移区域的其它区域形成顶层结构。

在一个可选的实施例中，所述在所述第一沟道填充多晶硅，形成第一栅极，在所述第二沟道填充多晶硅，形成第二栅极之前，还包括：